Verilog编译预处理

原创 已于 2023-10-17 17:35:45 修改 · 1.8k 阅读 · 13 ·
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#fpga #预编译 #ifdef

于 2023-10-17 17:32:55 首次发布

文章目录

一、简介

编译预处理是Verilog HDL编译系统的一个组成部分。
Verilog HDL编译系统通常先对这些特殊的命令进行预处理，然后将预处理的结果和源程序一起在进行通常的编译处理。
为了和一般的语句相区别，这些预处理命令以符号 ` 开头
这些预处理命令的有效作用范围为定义命令之后到本文件结束或到其它命令定义替代该命令之处。

宏定义与parameter的区别
在这里插入图片描述

二、宏定义`define

一般形式

// 宏定义
`define 宏名 宏内容
// 使用宏
`宏名

宏名的有效范围为定义命令之后到原文件结束。
宏定义是用宏名代替一个字符串，也就是作简单的置换，不作语法检查，预处理时照样代入，不管含义是否正确。只有在编译已被宏展开后的源程序时才报错。
在进行宏定义时，可以引用已经定义的宏名，进行层层替换。

三、文件包含`include

文件包含处理是一个源文件可以将另一个源文件的全部内容包含进来，即将另外的文件包含到本文件之中。
Verilog语言提供了include命令用来实现文件包含的操作。

`include "文件名"

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Verilog语法学习记录- `define/ localparam / parameter
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12 verilog基础语法-编译预处理语句
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文章目录一、学习内容二、编译预处理语句（1）`define语句（2）`include语句（3）timescale语句三、思考和小结（1）思考（2）小结
Verilog宏定义与参数详解
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verilog读取文件的文件预处理程序
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Verilog语法之十三：编译预处理
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verilog常用语法---常用编译预处理语句
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【读书笔记】《Verilog数字系统设计教程》第7章 调试用系统任务和常用编译预处理语句（附思考题答案）
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Verilog学习笔记基本语法篇（十二）········ 编译预处理
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Verilog——`include等预编译指令实例
family5love的专栏
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Verilog与C语言包含头文件类似的预编译指令包括以下： `define `include `ifdef `elsif `else `endif 需要注意** `define指令后面对.vh文件的引用必须包含文件的绝对路径**！ 下面是使用预编译指令的一个实例。 head.vh文件代码 //head.vh //`define CAL_SUM `define CAL_MINUS cal.v文件代码 //cal.v `include "D:\\fengtao\\study\\models
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“编译预处理”是Verilog HDL编译系统的一个组成部分，编译预处理语句以西文符号“‵ ”开头而不是单引号“’”。在编译时，编译系统先对编译预处理语句进行预处理，然后将处理结果和源程序一起进行编译[^1]。 常见的编译预处理语句如下： - **`define语句`：用于定义宏。宏名能够代表其意义，建议使用大写字母，可以在module外面和里面定义，但需要先定义才能引用，引用时也要先加上相应符号。编译时不会出错，且不需要写分号，如果加了分号，会连分号一起置换。在编译预处理时会将宏名替换为字符串，即宏展开。例如： ```verilog module test; reg a,b,c; wire out; `define aa a+b `define cc c+`aa //引用宏名`aa来定义宏cc assign out=`cc //经过宏展开后，assign语句为：assign out=c+a+b； .... endmodule ``` [^1][^3][^5] - **`include语句`：可以减少程序开发人员重复性的劳动。例如用`include`语句设计16位加法器： ```verilog //1'bit adder module adder (cout,sum,a,b,cin); parameter size = 1; input [size-1:0]a,b; //位宽是1 input cin; output sum; output cout; assign {cout,sum} = a + b + cin; //cout存进位的值，sum存低位的和,{cout,sum}是位拼接 endmodule `include "adder.v" module adder_16b (cout,sum,a,b,cin); output cout; parameter my_size = 16; output [my_size-1:0] sum; input [my_size-1:0] a,b; input cin; adder #(my_size) my_adder(cout,sum,a,b,cin); //对adder进行模块实例化，my_adder中的parameter变为my_size=16 endmodule ``` [^4]
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