verilog 实现精度量化（四舍五入）

verilog 实现精度量化（四舍五入）

在FPGA设计中，实现的精度量化的方式如下：
((a << quant) + (1 << (quant - 1)) >> quant

其中a是要量化的数，quant 是量化因子，如果需要保留1位小数，则quant可以取4或者5，两位小数取7或8 ， 3位小数取10或11等。

举例

a = 0.4 ，取quant = 4,则 （6.4 + 8 ）/16 = 0
a = 0.5 ,取quant = 4 ,则 (8 + 8 ) /16 = 1

原理

首先将a乘一个数b，使得结果大于1，然后再加上b的1/2，最后将得到的值除以b.

如果需要保留3位小数如0.001，那么需要将0.001乘以1000以上的数，使得最后的小数成为整数，然后再+500，最后的结果再除以1000

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