工作bug记录(verilog)

1、parameter 定义默认是32位，如果是parameter V_TOTAL24 = V_SYNC + V_BACK + IMG_VDISP24 + V_FRONT; 这种写法的话，会默认定义为计算中的参数的最大位数，比如V_SYNC、 V_BACK 、MG_VDISP24 、 V_FRONT中的最大位定义了  [11:0] V_SYNC,那么计算结果的位数也是12位，有可能会溢出

2、参与了有符号数的运算，要定义成有符号数，或者用parameter的定义（不要加位宽）！！！

3、两个8bit的数相加再除2，虽然结果是8bit的，但是要定义成9位的数，不然会计算错误，因为在计算过程中，相加的数超过8bit了，比如：

reg [7:0] per_img_y;

reg [7:0] data_gamma12;

pix_dark_s <= (per_img_y + data_gamma12) >> 1;

如果pix_dark_s也是[7:0]的位宽，那么结果可能会出现错误，要定义成[8:0]

4、verilog除法出现错误，采用“a/b”这写法时，运行在fpga时出现错误，但仿真没有问题，修改了位宽，结果也不对，最后采用了除法器IP核来解决