Exams/m2014 q4k

最新推荐文章于 2024-09-20 19:10:00 发布

原创最新推荐文章于 2024-09-20 19:10:00 发布 · 609 阅读

0 ·

CC 4.0 BY-SA版权

文章标签：

#verilog

HDLBits题目专栏收录该内容

95 篇文章

订阅专栏

该Verilog模块定义了一个名为top_module的电路，它包含时钟输入clk、异步复位输入resetn、输入信号in和输出信号out。在时钟上升沿，如果复位信号有效（resetn为0），则输出out和临时存储变量temp清零。否则，temp的每一位通过延迟输入in的值进行更新，并将temp的第二位输出到out。

Implement the following circuit:

module top_module (
    input clk,
    input resetn,   // synchronous reset
    input in,
    output out);

    reg[2:0] temp;
    always @ (posedge clk)
        if(resetn == 0) begin
            out <= 1'b0;
        temp <= 3'b0;
        end    
    else
        begin
            temp[0] <= in;
            temp[1] <= temp[0];
            temp[2] <= temp[1];
            out <= temp[2];
        end
endmodule