读懂xlinx ise综合报告



读懂综合报告：
目录部分：
TABLE OF CONTENTS
  1) Synthesis Options Summary
  2) HDL Compilation
  3) Design Hierarchy Analysis
  4) HDL Analysis
  5) HDL Synthesis
     5.1) HDL Synthesis Report
  6) Advanced HDL Synthesis
     6.1) Advanced HDL Synthesis Report
  7) Low Level Synthesis
  8) Partition Report
  9) Final Report
 9.1) Device utilization summary
 9.2) Partition Resource Summary
 9.3) TIMING REPORT
第一部分
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*                      Synthesis Options Summary                        *
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首先是---- Source Parameters，记录所输入的文件，输入格式，还有是否忽略约束文件。
然后是---- Target Parameters，记录输出文件名，输出文件格式，目标器件
---- Source Options 记录所有对原文件的设置。
---- Target Options 记录所有对目标文件的设置。
---- General Options记录所有其他设置。
第二部分=========================================================================
*                          HDL Compilation                              *
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记录对HDL语言编译的结果。
第三部分
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*                     Design Hierarchy Analysis                         *
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记录对设计层次的分析结果
第四部分
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*                            HDL Analysis                               *
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对HDL进行分析
第五部分
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*                           HDL Synthesis                               *
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记录对HDL语言的综合结果，如果发现宏，则在此步骤会指出
第六部分
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*                       Advanced HDL Synthesis                          *
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记录对HDL语言的高级综合结果，如果发现宏，则在此步骤会指出
第七部分
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*                         Low Level Synthesis                           *
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低水平综合。如果发现宏，则会在此步骤中指出
第八部分
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*                           Partition Report                            *
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负责侦查文件中是否存在划分，如果有划分，则在此步骤中指出。

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*                            Final Report                               *
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在最终报告中，会统计器件资源的消耗情况，划分使用情况，还有时序报告。
在综合报告中的延时，只是基于已知的逻辑延时和基于扇出的布线延时。会生成类似如下的报告
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Timing constraint: Default path analysis
  Total number of paths / destination ports: 4 / 1
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Delay:               5.753ns (Levels of Logic = 3)
  Source:            V1 (PAD)
  Destination:       C (PAD)

  Data Path: V1 to C
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     IBUF:I->O             1   1.106   0.509  V1_IBUF (V1_IBUF)
     LUT4:I0->O            1   0.612   0.357  C1 (C_OBUF)
     OBUF:I->O                 3.169          C_OBUF (C)
    ----------------------------------------
    Total                      5.753ns (4.887ns logic, 0.866ns route)
                                       (84.9% logic, 15.1% route)

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该报告可以在tech电路图中具体查看其所分析的路径。注意虽然RTL图可以显示各个信号，但是并不真实。