VHDL语言

（1）generic



generic 是一个定义常量的语言。例子如下：

   ENTITY andn IS
       GENERIC ( n : INTEGER );
       PORT(a : IN STD_LOGIC_VECTOR(n-1 DOWNTO 0);
           c : OUT STD_LOGIC);

   END;

这样定义了一个n输入的与门，但具体是是如何输入，则并没有指出。如果已经写好了这个实体

则在下面的实体中可以引用该元件。做元件生命如下：

     COMPONENT andn
           GENERIC ( n : INTEGER);

做元件例化如下：

 u1: andn GENERIC MAP (n =>2)

在生成的布局布线后的vhdl模型中，我们经常可以看到下面语句：

A_IBUF:X_BUF
	generic map(LOC=>"pad65",
		pathpulse=>555ps
	)
	port map(
		I=>A,
		O=>A_INBUF
	);

就是一个典型的利用generic定义和例化的语句。