xilinx ise中开发的流程

本文详细介绍了 FPGA 设计流程中的关键步骤,包括综合、翻译、映射与布线。通过使用 Xilinx 的工具如ISE 和 Synplify Pro,解释了如何设置限制、生成 RTL 和 TECH 原理图、创建网表文件以及进行时序分析。了解这些步骤对于优化设计性能至关重要。

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当编辑完成时,此时的工程文件夹下应该只有.vhd的设计文档和其他工程记录文档
第一步执行综合
xst -intstyle ise -ifn "C:/.Xilinx/MyPro/testSM/trySM.xst" -ofn "C:/.Xilinx/MyPro/testSM/trySM.syr"
xst 时xilinx ise中自带的综合工具,同样属于综合工具的还有synplfy pro(业内相对来说更加流行)
在执行综合之前,可以通过编辑ucf文件设置限制(此限制会在整个设计过程中有效)
user constraint file
还可以设置综合的目标(速度或面积),默认设置为速度。当然还有一些其他比如说综合难度和FPGA综合种的其他综合目标。
综合过程会生成后缀为ngr和ngc的RTL原理图和TECH原理图。还会生成后缀为syr的报告文件。
第二步
所谓translate
ngdbuild -intstyle ise -dd _ngo -nt timestamp -uc trySM.ucf -p xc3s100e-vq100-5 trySM.ngc trySM.ngd.
会生成一个.ngd的文件,同时输出一个.bld后缀的文件。.bld文件translate的报告。在use中,所有报告都会被纳入一个统一的文件中。.ngd是一个网表文件,提供给后续map使用。这个文件存在的意义是将若干个前面的设计文件和限制文件综合在一起。
第三步
所谓map
map -intstyle ise -p xc3s100e-vq100-5 -cm area -ir off -pr off -c 100 -o trySM_map.ncd trySM.ngd trySM.pcf
最重要的生成文件时ncd,其将上述的期间映射为实际物理期间。提供给PAR(place and route)使用。
第四步
所谓place and route
par -w -intstyle ise -ol high -t 1 trySM_map.ncd trySM.ncd trySM.pcf
trce -intstyle ise -v 3 -s 5 -n 3 -fastpaths -xml trySM.twx trySM.ncd -o trySM.twr trySM.pcf -ucf trySM.ucf
工作内容是布线。
第二条命令式进行时序分析.twr文件时重要的时序分析报告。
第五步 产生编程文件
bitgen -intstyle ise -f trySM.ut trySM.ncd
变成文件产生的后缀为.bit。
 
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