20、FPGA设计流程中的功耗侧信道泄漏检测

FPGA设计流程中的功耗侧信道泄漏检测

1 引言

随着物联网（IoT）设备的广泛应用，确保这些设备的安全性变得至关重要。侧信道攻击（SCAs）是针对物联网设备的一种常见攻击方式，通过分析设备的功耗、电磁辐射或计算时间等物理特征，攻击者可以推断出加密算法中的秘密密钥。为了应对这种威胁，硬件设计人员需要在设计阶段就考虑侧信道安全性。本文将探讨如何在FPGA设计流程的综合后和实施后阶段进行功耗侧信道泄漏检测，并分析其结果。

2 模拟结果对比

在FPGA设计流程中，综合后和实施后阶段的侧信道泄漏检测提供了不同的视角，有助于全面评估设计的安全性。通过对比这两个阶段的检测结果，可以更好地理解信息泄漏的来源和性质。

2.1 综合后阶段

综合后阶段是指将高级硬件描述语言（HDL）转换为低级技术无关描述的过程。此时，设计已经被转化为一组基本组件，如布尔门和多路复用器，但尚未映射到具体的FPGA资源。在这个阶段进行功耗侧信道泄漏检测，可以帮助识别设计中的潜在问题，例如：

• 逻辑结构复杂度 ：复杂的逻辑结构可能导致更高的功耗波动，从而增加侧信道攻击的风险。
• 信号路径长度 ：较长的信号路径可能会引入额外的延迟和功耗变化，影响侧信道安全性。

2.2 实施后阶段

实施后阶段是指将设计映射到FPGA的具体资源，并完成布局布线后的状态。此时，设计已经准备好部署到目标FPGA上。在这个阶段进行功耗侧信道泄漏检测，可以捕捉到更具体的物理实现细节，例如：