38、数字滤波器结构及其实现技术详解

数字滤波器结构及其实现技术详解

1. 乘法运算基础

1.1 位并行乘法步骤

位并行乘法可分为两个主要步骤：
- 部分积生成：确定待相加的位。
- 部分积累加：将生成的部分积进行累加。

累加操作主要有阵列和树型两种方法。此外，位串行和数字串行乘法通常基于移位 - 加法方法。

1.2 串行/并行乘法器的延迟模型

串行/并行乘法器有两种延迟模型，以系数的小数位数 (W_{cf}) 表示，延迟分别为：
- 延迟模型 0：延迟为 (W_{cf})。
- 延迟模型 1：延迟为 (W_{cf} + 1)。

延迟模型 0 对应无流水线的静态 CMOS 逻辑风格，延迟等于全加器（FA）的门延迟；延迟模型 1 对应动态 CMOS 逻辑风格或门级有流水线的静态 CMOS 逻辑风格，FA 后接 D 触发器，延迟为一个时钟周期。模型 1 通常能实现更快的位串行乘法，因为连续操作中触发器间的逻辑路径更短。

为确定滤波器中的关键环路，需计算环路内操作的总延迟。多个顺序算术操作的总延迟取决于其在逻辑级的实现方式，因为时钟频率由任意两个寄存器间的最长传播路径决定。为避免算术单元间的长传播路径，可在关键环路内采用流水线技术。

1.3 示例：格型波数字滤波器

以格型波数字滤波器为例，不同阶数的全通部分关键环路的最小采样周期计算如下：
- 一阶全通部分 ：关键环路包含两个加法、一次与 (\alpha_0) 的乘法和一个延迟元件，最小采样周期 (T_{min1} = T_{\alpha_0} + 2T_{add1})。