NEFU OJ 574 丑数

NEFU OJ 574 丑数

Problem:574
Time Limit:1000ms
Memory Limit:65536K

Description

只有质数2,3,5,7这几个作为因子的数叫做,丑数,比如前20个丑数是(从小到大来说) 1,2,3,4,5,6,7,8,9,10,12,14,15,16,18,20,21,24和25.

仔细观察 ( ̄▽ ̄)" ↑其实这是19个数↑

Input

我们给你个n(1<=m<=5842)当输入n为0结束。

Output

输出第n个丑数。每个数一行。

Sample Input
1
2
3
4
11
Sample Output
1
2
3
4
12
Code

第一版打表程序 用时33s
暴力枚举,把每个数用2 3 5 7分解判断是否是丑数

#include <bits/stdc++.h>
using namespace std;

int iscs(int n)
{
	while(n%2==0)n/=2;
	while(n%3==0)n/=3;
	while(n%5==0)n/=5;
	while(n%7==0)n/=7;
	if(n==1)return 1;
	else return 0;
}

int main()
{
	int cs[5843];
	int n=0,np=0,ln=1;
	freopen("out.txt","w",stdout);
	while(1)
	{
		n++;
		while(np<n)
		{
			if(iscs(ln++))cs[np++]=ln-1;
		}
		cout<<"["<<n<<"]"<<cs[n-1]<<endl;
		if(n==5842)break;
	}
	return 0;
}

第二版打表程序 用时0.47s
丑数的2 3 5 7倍数都是丑数
(我不会告诉你这个maxn是试出来的)
理论上可以直接在提交的程序里写,不用提前打也可以 (没试过)

#include <bits/stdc++.h>
using namespace std;

long long num[10000],np=0;
long long maxn=2000000000;

int contain(int n)
{
	for(int i=0;i<np;i++)
	{
		if(n==num[i])return 1;
	}
	return 0;
}

void gn(long long n)
{
	if(n>maxn)return;
	if(contain(n))return;
	num[np++]=n;
	gn(n*2);
	gn(n*3);
	gn(n*5);
	gn(n*7);
}

int main()
{
	freopen("out.txt","w",stdout);
	int bh=0;
	gn(1);
	sort(num,num+np);
	for(int i=0;i<np;i++)
	{
		if(num[i]>0)bh++;
		cout<<bh<<" "<<num[i]<<endl;
	}
	return 0;
}

交表的程序,简单粗暴

#include <bits/stdc++.h>
using namespace std;

long long tb[]={1,2,3,4,5,6,7,8...};//后面的删掉了,表太大了要不然浏览器会很卡
//把上面打出来的表粘进来就可以了
int main()
{
	int n;
	while(cin>>n)
	{
		if(n==0)break;
		cout<<tb[n-1]<<endl;
	}
	return 0;
}
### NEFU 数字逻辑 模5计数器 设计 实现 模5计数器是一种能够对输入脉冲进行计数并每五个脉冲循环一次的电路设备。它通常由触发器构成,通过反馈机制实现状态转换功能[^1]。 #### 一、模5计数器的设计原理 模5计数器的核心在于其状态转移表和对应的卡诺图简化过程。对于一个模5计数器而言,需要表示的状态数量为0到4共五种可能状态。因此可以采用三个D型触发器来构建该计数器,因为\(2^3=8\)足以覆盖这五个状态,并留有余量防止非法状态传播[^2]。 具体来说,在设计过程中首先要定义初始条件以及各次翻转后的目标状态;接着依据这些设定绘制出详尽的状态迁移图表;最后利用布尔代数或者Karnaugh映射法化简得到驱动方程用于实际硬件连接配置上[^3]。 #### 二、实现方式与电路分析 以下是基于上述理论的一种典型实现方案: ```verilog module mod_5_counter ( input clk, // Clock signal input reset, // Reset signal (active high) output reg [2:0] count // Output counter value ); always @(posedge clk or posedge reset) begin if(reset) count <= 3'b0; else case(count) 3'd0 : count <= 3'd1; 3'd1 : count <= 3'd2; 3'd2 : count <= 3'd3; 3'd3 : count <= 3'd4; 3'd4 : count <= 3'd0; default: count <= 3'b0; // Handle invalid states by resetting to zero. endcase end endmodule ``` 此Verilog代码片段展示了如何创建同步复位版本的模5计数器模块。每当接收到上升沿时钟信号`clk`, 如果重置信号有效(`reset`=高电平),则将输出变量`count`清零至全低态(即十进制数值'0')。否则按照预设规则更新当前显示值直到达到最大界限后再返回起点完成一轮周期运转[^4]。 另外值得注意的是,在物理层面上搭建这样的装置还需要考虑诸如电源电压稳定性、噪声抑制措施等因素的影响以确保最终成品具备良好的性能表现及可靠性指标[^5]。
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