FPGA学习笔记：数据采集传输系统设计（四）：FIFO IP核调用与仿真波形解读

一、fifo IP核调用

以Quartus II18.0为例，在菜单栏点击Tools，选择IP Catalog。

在IP Catalog中搜索fifo，双击FIFO并选择保存路径，对fifo IP核命名。


由于ADC转换后的数字信号为12位，设置FIFO的位宽为12，FIFO的深度为可存数据的个数，读写数据设置为同步时钟。

FIFO端口配置，预留出满标志位、空标志位、异步清空端口，便于后续使用。端口配置好后，会在左边的端口图中更新。
sclr为高电平时，FIFO清空。

默认读数据时为正常同步模式，当rdreq有效时，才将数据放入q端口被读取。另一个选项为超前同步模式，即数据先放入q端口，此时数据可被读取，当rdreq有效时，将新的数据更新到q端口。

后面的配置默认即可，设置完成后点击Finish。

二、FIFO仿真

为了将ADC采集的数据存入FIFO，并通过串口读取，需先了解FIFO具体的工作原理、各信号之间的时序关系，才能够更好地编写代码，实现相应功能。
仿真文件：
data初始值为10，使用repeat对data自增128次。FIFO读写分别给128个wrreq和rdreq脉冲。

`timescale 1ns/1ns
module fifo_tb();
    reg clock;
	reg [11:0] data;
	reg rdreq;
	reg sclr;
	reg wrreq;

	wire empty;
	wire full;
	wire [11:0]	q;
	
	fifo fifo(
		.clock(clock),
		.data(data),
		.rdreq(rdreq),
		.sclr(sclr),
		.wrreq(wrreq),
		.empty(empty),
		.full(full),
		.q(q)
	);
		
	initial clock = 1'b1;
	always #10 clock <= ~clock;	
		
	initial begin
		data = 10;
		rdreq = 1'b0;
		wrreq = 1'b0;
		sclr = 1'b1;
		#205;
		
		sclr = 1'b0;
		#20;
	
		repeat(128)begin
			wrreq = 1'b1;#20;
			wrreq = 1'b0;#20;
			data = data + 1;
		end

		repeat(128)begin
			rdreq = 1'b1;#20;
			rdreq = 1'b0;#20;
		end
		
		#1000;
		$stop;
	end
endmodule

仿真结果：


wrreq写请求后，下一个时钟上升沿到来时将数据10写入。

在写入最后一个数据时，full满标志位被拉高。
rdreq读请求后，下一个时钟上升沿到来时，数据从q端口输出，再下一个时钟上升沿时才能够从q读取数据，所以uart从fifo中读取数据时，读请求后，要隔两个时钟周期才能够发送。第一个输出数据为10，即fifo是先入先出。