ZYNQ+PetaLinux控制AXI-uartlite实现串口数据自发自收

最新推荐文章于 2025-11-07 15:07:52 发布
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本文介绍了如何在Xilinx FPGA项目中添加AXI-UARTlite模块，进行管脚约束设置，并使用Petalinux进行编译。通过短接TX和RX管脚，配合picocom软件测试串口通信，验证数据的正确收发。教程提供了详细的步骤和参考资料。

一、添加axi-uartlite

二、添加管脚约束

三、使用petalinux编译

使用默认配置即可，无需特殊设置。

四、启动开发板设备

输入命令 ls /dev ，查看相关文件

ttyUL1即为uartlite串口

五、查看数据输入输出

将tx rx两个管脚用线短接

使用picocom软件，如果在键盘上按下任意字符，下方都会同步显示，则说明可以正确接收和发送数据。因为下方数据即为接收到的回显数据。

 

六、参考

https://blog.youkuaiyun.com/Markus_xu/article/details/114320441

https://blog.youkuaiyun.com/weixin_43265132/article/details/104446113?utm_medium=distribute.pc_relevant_download.none-task-blog-baidujs-1.nonecase&depth_1-utm_source=distribute.pc_relevant_download.none-task-blog-baidujs-1.nonecase

https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18842249/Uartlite+Driver

https://blog.youkuaiyun.com/u010580016/article/details/103544356

https://blog.youkuaiyun.com/u010580016/article/details/103544356

 

 

 

 

 

 

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