Clara_D的博客

（1）LVS Options->Supply下面的选项，若选择Abort LVS on power/ground net errors选项，则电源地短路时会中断LVS，此时不选这选项再Run LVS，这样LVS就不会中断且会报出电源地短路的地方，但是不选这个选项会Run很久，所以一般都会选择这个选项；若选择Abort LVS on Softchk errors选项，则有软连接时会中断LVS，此时不选这个选项再RUN LVS，这样LVS就不会中断并且会报出软连接的地方，一般不选择这个选项。

作为基本仿真方法，transient noise是比较少用的工具，noise和pss&pnoise的噪声仿真方法更为常见。transient noise在非线性电路比如ADC、PLL等电路仿真中是有必要的。此篇博客以仿真TSMC65nm nch core管三种噪声类型（thermal noise, flick noise, gate induced noise）为例，分别比较了transient nosie和ac noise的仿真结果，并给出了transient noise和ac noise的使用示例。

最近在仿真VCO，用Cadence中的pss+pnoise对VCO的相噪进行仿真，发现noise summary和Phase Noise给出来的值不是直接能够对上的：所以从nosie summary给出的噪声功率及其占比到Phase Noise之间是需要转换的。从Phase Noise的单位dBc/Hz我们可以得到一些线索：比如我们需要知道载波频率carrier power是多少。——还是用pss仿真可以得到不同谐波处的power值：得到载波功率为Pcarrier=2.613mWP_{carri

前言由拉扎维的模拟微电子可知，晶体管的非线性会带来高次谐波：如果用电流表示，则：电路仿真那么这里的g1,g2,g3怎样用Cadence仿真得到呢？受限原理图如下，记得设置变量Vgs。在仿真器ADE中，加入三个输出表达式：OS("/M1" "gm")deriv(OS("/M1" "gm"))deriv(deriv(OS("/M1" "gm")))分别命名为g1,g2,g3。也可以利用calculator得到这个表达式，更详细的过程可以参考这位博主的博文：模拟CMOS集成电路设计

在对pll进行建立时间与稳定性分析时，有matlab/pllsim等多种工具进行建模仿真，这需要电路设计者多学习几个工具，但是能不能用cadence建模仿真呢，当然是可以的，如下是一种可行的方法。搭建如下testbench在ADE里增加tran和stb仿真。stb是基于tran的结果的，要在tran的output中设置那个时间点仿真stb，要选择pll稳定建立后的时间点。仿真结果如下至此用cadence工具计算出了pll的建立时间和loop的稳定性。也可以查看PLL系统函数的波特图：

testbench schematic如下：通过ADE设置dc，扫描参数a的范围、步进。通过点击Tools>Calculator>选择op后会自动跳回到schematic页面，这时需要点击变容管，如果你仿真的是MOS管作变容管则需要点击MOS管。并且出现如下的小窗口，下拉list选择cap即可。（注意如果没有点击变容管list下面就没有cap选项。）然后回到calculator界面，将得到的表达式发送到ADE的输出中。 运用扫参工具对电压变量a进行扫描，再plot结果就可以得到C-