Clara_D的博客

（1）LVS Options->Supply下面的选项，若选择Abort LVS on power/ground net errors选项，则电源地短路时会中断LVS，此时不选这选项再Run LVS，这样LVS就不会中断且会报出电源地短路的地方，但是不选这个选项会Run很久，所以一般都会选择这个选项；若选择Abort LVS on Softchk errors选项，则有软连接时会中断LVS，此时不选这个选项再RUN LVS，这样LVS就不会中断并且会报出软连接的地方，一般不选择这个选项。

问题描述你写好了一个Verilog-A或者functional的cell view，但是在保存的时候仿真器报了如下的警告：Verilog-A view:WARNING (TE-1308): Failed to perform syntax check for cellview ‘mytest myver veriloga’.WARNING (TE-1312): Compilation errors or warnings have been detected in the HDL file for

有的时候我们在做Spectre trans瞬态仿真时，也许会遇到不收敛的情况，log上面print出来的time step越来越小，甚至可能是10e-18的级别，导致仿真无法结束，这是怎么回事呢？不收敛的原因在Cadence的官方文档Spectre® Classic Simulator, Spectre APS, Spectre X, and Spectre XPS User Guide中可以找到这样一段话：也就是说，当电路中存在较为理想或者简单的模型时，可能会产生边沿十分陡峭的翻转信号，即非常迅速

最近在学习数字后端综合，在选择参考库的时候会遇到一个选择库的问题。以TSMC工艺库为例，名称中带有bwp的就是所谓的tap-less libraries，那这篇文章就来分享一下什么是tap-less libraries。note: tap-less means no well-tap connecion, e.g. no pickups.1. 什么是tap celltap cell就是well会连接到VDD或者GND的单元，分为back-bias tap-cell和none back-bias t

SOICSOIC（Small Outline Integrated CircuitPackage），小外形集成电路封装，指外引线数不超过28条的小外形集成电路，一般有宽体和窄体两种封装形式。其中具有翼形短引线者称为SOL器件，具有J型短引线者称为SOJ器件。SOIC是表面贴装集成电路封装形式中的一种，它比同等的DIP封装减少约30-50%的空间，厚度方面减少约70%。与对应的DIP封装有相同的插脚引线。对这类封装的命名约定是在SOIC或SO后面加引脚数。例如，14pin的4011的封装会被命名为SOIC

最近在想为什么项目里的小数分频PLL要在输入端加入预分频器，因为从噪声的闭环传输函数角度看，预分频器的加入无疑是引入了更多的输入噪声。后来找到资料应该是和整数边界杂散有关。什么是整数边界杂散（IBS, Integer Boundary Spurs）首先，什么是整数边界杂散呢？顾名思义，就是在参考频率整数倍频偏处的杂散。举个例子，如果PLL的参考频率是100 MHz，那么200 MHz、300 MHz、400 MHz…等频偏处的杂散都是整数边界杂散。如下图所示，输出频率在100 MHz整数倍附近时，整

最近了解了一下CMOS延时单元的设计，如下图所示，8bit DAC和9bit电容阵列一起控制输出脉冲的形状，输出信号的时钟沿延时一般都是通过改变反相器的电流和输出电容来改变的。参考文献：W. Chang, P. Huang and T. Lee, “A Fractional-N Divider-Less Phase-Locked Loop With a Subsampling Phase Detector,” in IEEE Journal of Solid-State Circuits, vol. 4

VCO中的变容管的非线性会带来AM-to-PM的噪声转换。以下图中的变容管为例，V0=Vtune−VDDV_0=V_{tune}-V_{DD}V0​=Vtune​−VDD​，V0V_0V0​的抖动会带来C0C_0C0​的摆幅的变化，从而改变C0C_0C0​的平均值，给VCO输出频率带来偏移。带有非线性变容管的LC谐振器AM-to-PM 转换实际VCO工作过程中，一端接直流VtuneV_{tune}Vtune​，一段接交流VoutV_{out}Vout​，VoutV_{out}

目录前言正文前言背景起源于汇报时薛老师问我的一个问题：“Class F VCO的谐振腔有两个峰值，你怎么保证VCO工作的时候一定工作再基波的谐振峰处呢？”当时想了很久没能回答上来，后来想到应该是由于Z21在基波处有一个增益，能够不断放大基波分量，抑制三次谐波分量，这才能够保证输出一直是震荡在基波处的。但是这样又有一个问题，为什么Z21的峰值只在基波处产生呢？正文注意到双模VCO和F类VCO的谐振腔都需要多个谐振峰值，于是有些好奇二者之间的差别，简单记录一下。以文献[1]中的谐振腔为例：F类

为什么CM2次谐波相位对齐了反而相噪性能变差了？A: 可能跟其他因素有关，比如幅值。什么是ISF函数？是VCO的噪声传输函数吗？冲击灵敏度函数，可以看作传输函数的时域表达VCO noise factor和其他RF模块noise factor之间的区别：归一化的参考标准不同Ref：E. Hegazi, H. Sjoland and A. A. Abidi, “A filtering technique to lower LC oscillator phase noise,” in ..

之前读拉扎维的时候，VCO这一章有提到交叉耦合管可以提供一个等效负阻-2/gm，但是没有给出推导，今天又重新把这一部分复习了一下，顺便给出小信号模型推导，如下图右图所示。下图左图是两个NMOS管不交叉合的情况，此时提供的等效阻抗是2/gm，对比一下还是很有意思的。......

我们在信号与系统和通信原理中学到的傅里叶变化大多是这种形式的：但有时在看资料的时候，发现有人会用F(f)F(f)F(f)这种表达，在画频域图的时候也有ω\omegaω和fff两种横坐标，幅值也会有相应的变化。下面以余弦函数f(t)=Acosω0tf(t)=Acos\omega_{0}tf(t)=Acosω0​t为例，推导F(w)F(w)F(w)与F(f)F(f)F(f)之间的关系。首先，在推导f(t)f(t)f(t)的傅里叶变化的时候，由于f(t)=Acosω0t=A2(ejω0t+e−jω0t)

Altium Designer使用笔记怎样放置焊盘？使用了Ctrl+M测量间距后怎样消除标尺？PCB libray画封装的时候没有看到网格怎么办？怎样放置焊盘？这种形状的焊盘怎样放置呢？按快捷键P>选择pad>tab>修改template为r10_51即可，还有多种template模板可选噢~使用了Ctrl+M测量间距后怎样消除标尺？shift+C 清除掉就可以啦！PCB libray画封装的时候没有看到网格怎么办？其实网格是有的，因为grid/dots是无法隐藏的，可能是

之前做开关想的是比较简单的：用一个晶体管栅极控制on/off，源漏分别接port in和port out。今天在刷论文的时候看到了与我之前认知不太一样的开关，应该也是一个大类，简单记录一下，以后有用得到的话回来看这个博客。如下图所示，这是一个传统的SPST(single pole single throw)开关。两个晶体管之间连接了一根传输线，当VCTRLV_{CTRL}VCTRL​为低时，晶体管不导通，传输线与晶体管寄生电容构成宽带的CLC π\piπ型match电路，使得port1与port2之间

以共源放大电路为例，饱和区的小信号增益为Av≈−gmRDA_v\approx-g_mR_DAv​≈−gm​RD​但是我们知道，电阻在高频的时候不再仅仅是一个电阻，会有寄生电感和寄生电容产生，其等效模型如下：随着频率的频率特性曲线如下：可以看到，对于阻值比较大的电阻来说，频率越高，电阻值越低。因此CS电路的增益会随之下降，无法实现较好的放大器增益特性。这个时候我们可以用并联LC tank来代替阻性负载，如下图的放大器电路所示。因为谐振时并联LC tank可以视为无穷大的电阻，与漏极电流相乘可以得

RC滤波器与LC滤波器的区别首先，对于面积来说，肯定是RC滤波器更容易集成，LC滤波器由于电感的存在会需要较大的片上面积。RC滤波电路由于电阻的存在一定会存在有损耗，而LC滤波器理论上是可以做到无损的。这里想提一嘴LC谐振电路。LC谐振电路在电路中可以起到“选频”的作用，实际上就是一个Q值特别高的带通滤波器。当频率很低时，电容的容抗很大，电容支路可以视为开路，LC谐振电路呈感性，感抗。当频率很高时，电容...

目录ADS安装ADS安装在这里呢，博主提供一个比较靠谱的安装破解教程链接~https://www.jb51.net/softjc/685817.html之所以推荐它是因为它真的有很多细节的地方都说清楚了。比如：那么这个eesof_license_tools的路径安排，在我第一次安装的时候没有注意就安装到了ADS2020的安装盘符之下了，导致安装失败。而且更尴尬的是这个路径好像只能初始...

Layout天线效应的产生原因以及解决方法layout DRC天线效应错误天线效应产生原因天线效应如何避免layout DRC天线效应错误使用的是TSMC65nm的工艺，过drc时遇到天线效应报错A.R.6，查找工艺手册并没有找到什么解决方法。然后正好上周日开组会的时候吴老师提到了天线效应的来历，所以上网找了找资料。决定写下这篇文章记录一下。天线效应产生原因天线效应的产生粗略的讲就是加工过程中有可能会导致金属表面积累的电荷过多，但又无法形成对地的放电通路，结果很有可能是对栅氧造成破坏。而且一般

如何画一个简单的波特图（渐近线近似）？在工程上我们常见下图所示的波特图来描述一个系统的频率特性，通过零点和极点画出波特图我们可以得到系统是否稳定的结论。首先讲一下人们为什么要使用波特图：由于在研究一个模拟系统的频率相应时，信号的频率范围很宽，通常从HZ级到GHZ级，如果用线性线性坐标画系统函数的幅频特性和相频特性曲线，动态范围和精度之间的矛盾不可避免，因此使用对数坐标，将会压缩坐标，扩大观...