DFT实训教程笔记2（bibili版本）- Scan synthesis practice

最新推荐文章于 2025-01-23 01:16:02 发布

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#DFT

本文围绕Scan synthesis实践展开，探讨了scan clock结构设计，因IO数目限制不能为每个clock domain设一个scan clock。还介绍了串scan时不同沿触发寄存器的理解、工具默认行为更改，以及解决时钟skew问题的方法，如加lockup latch，最后总结DFT常用信号及相关问题解决办法。

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Scan synthesis practice

本博文是博主记录DFT实训教程的笔记版本，此笔记并没有对所有的知识进行记录，仅仅以自身的认知水平，来记录了一些部分笔记并加上了自己的理解。

Scan synthesis practice

How to design scan clock structure?
假设一块chip里面有好几十个clock domain，如果每一个clock domain都用一个scan clock虽然会非常清晰，但是IO数目肯定不够用。
clock group:
1、no crosstalk
2、less crosstalk
3、functional clock frequency

如何理解串scan时候的不同沿触发的寄存器
在这里插入图片描述
脚本：

#configure library
set search_path "$search_path ./netlist ./lib"
在原来的search_path的基础上做一个补充
set target_library {
   
   ./lib/typical.db}
该命令主要是在逻辑综合中用，为了脚本的一致性，也放在这里。
set link_library {
   
   * ./lib/typical.db}
需要去找这里library的定义
#read and link the design
read_verilog -netlist ./netlist