STA系列 - 芯片的鲁棒性OCV之set_time_derate

背景

芯片制造过程中，MOS间差异必然存在。library中的cell delay是在某个固定的PVT（operating condition）下仿真得出的。而实际上在芯片内部由于工艺偏差、电压降、温度变化，cell的delay并不是一个固定值，而是一个随机值，遵循高斯分布或门特卡洛分布，在STA中用OCV来模拟这一特征。OCV全称on chip variation，用于描述不同管子间由于工艺偏差、电压降、温度变化引起的delay变化，也用于描述工艺偏差引起的net厚度宽度的变化从而导致net的RC变化。
————————————————
(on-chip variation) 是指在同一个芯片上，由于制造工艺和环境等原因导致芯片上各部分特征不能完全一样，从而造成偏差，对时序分析造成影响。这些偏差对互连线和cell的延时都是有影响的。 由于 OCV 对时钟和数据路径的影响可能不同，时序验证可以通过使发射和捕获路径的 PVT 条件略有不同来模拟 OCV 效应。 STA 可以通过 减免（derate） 特定路径的延迟来包含 OCV 效应，也就是说，通过使这些路径更快或更慢，然后使用这些变化来验证设计的行为。单元延迟或线延迟或两者都可以降额以模拟 OCV 的影响。

time derate（时序增减因子），在芯片生产过程中，由于刻蚀，不同点的温度，金属不均匀，串扰，晶体管沟道长度等影响因素，导致片上各个位置单元延迟不一样。因此我们需要一个缩放因子来让设计更加严格。
timing derate 是计算OCV的一种简单方法，在某单一条件(BC-WC)下，把指定path的delay放大或者缩小一些，这个比率就是derate。
best-case worse-case简称BC WC mode。
需要注意的是：考虑time derate需要在某个单一条件下，比如说BC或者WC条件下，把指定path的延迟再放大或者缩小一点，要么是BC，要么是WC，不要把BC和WC混在一起，再OCV，那样太过于悲观。
————————————————

例子

如上图所示，因为在芯片中，由于工艺制成，有可能绿色路径的buffer延时有一些不可控的变动因素，在棕色的路径中的延时也有一些不可控的变动因素，所以为了和实际吻合，我们在分析setup的时候，在同一个工艺库中，绿色的部分，用最大的延时，而在棕色部分，用最小的延时。