含PLL的lock信号的异步复位同步释放

最新推荐文章于 2025-05-20 15:36:25 发布
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分类专栏： FPGA 文章标签： fpga 异步
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本文链接：https://blog.youkuaiyun.com/chris_renyi/article/details/72082083
本文介绍了一种基于PLL的复位逻辑设计，包括PLL模块、异步复位同步释放电路等部分。详细解释了各部分的工作原理，如iRstN信号如何影响D触发器的状态变化，以及门电路如何确保系统稳定。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

下图展示了该结构：

结构分为三部分，分别是PLL的异步复位同步释放，PLL模块，和系统的异步复位同步释放。

         PLL模块由IP核产生，使用异步复位，当锁定时候，Locked信号置位。

         异步复位同步释放部分当iRstN信号低电平，所有D触发器输出0，产生复位信号；iRstN信号置位，四个D触发器都有可能存在亚稳态，使得输出电平可能为原先电平或者为D端的输入电平。Reg2与reg4在iRstN置位的瞬间，不管是否亚稳态，则输出都为低电平，系统仍然处在复位状态；Reg1和Reg3在iRstN置位的瞬间，若仍为低电平，则经过两个时钟后复位输出为高；若为D端口的输入，则在一个时钟后，复位输出为高。通过两个D触发器的缓冲，消除亚稳态的影响。

         在系统复位部分，D触发器的异步复位输入端及的是一个门电路。该门电路在或门输入前，将输入信号取反，其真值表如下

Lock信号         |       iRstN        |       门输出

--------------------------------------------------------------------

0               |       0           |       1

0               |       1            |       1

1               |       0           |  1

1               |       1           |  0


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