ddr3 和AXI接口一次说清楚

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#fpga开发

本文详细解释了AXI总线接口中的关键参数，如写地址ID、突发长度、突发类型等，以及它们在数据传输中的作用，包括地址选择、访问权限控制和响应信号处理。

接口

IO

说明

AXI_AWID

入 

写地址ID，M->S；（用于区分该地址属于哪个写地址组）

AXI_AWADDR

入 

写地址

AXI_AWLEN

入 

突发长度，写入的个数

AXI_AWSIZE

入 

突发大小，每次突发传输的最长字节数

AXI_AWBURST

入 

突发类型，M->S；（有FIXED,INCR,WRAP三种类型，其中FIXED为固定地址，循环写入相同位置的数据；INCR为地址自增方式，依次写入数据；WRAP回环突发和增量突发类似，但会在特定高地址的边界处回到低地址处。回环突发的长度只能是2,4,8,16次传输，传输首地址和每次传输的大小对齐。最低的地址整个传输的数据大小对齐

AXI_AWLOCK

入 

 ARLOCK或 AWLOCK信号的编码来表示普通访问、独占访问和锁定访问

AXI_AWCACHE

入 

AWACAHE可以用来确定哪个部件来提供写响应

AXI_AWPROT

入 

（1） 正常存取或者特权存取， ARPROT[0] 和 AWPROT[0]

（2） 安全性存取或者没有安全性存取， ARPROT[1] 和 AWPROT[1]

（3） 指令存取或者数据存取 ARPROT[2] 和 AWPROT[2]

AXI_AWQOS

入 

用来标识优先级，高优先级,QOS信号数值也会大一些。

AXI_AWVALID

入 

AXI_AWREADY

出

从机已经准备好接收AWADDR总线的地址了

AXI_WDATA

入 

AXI_WSTRB

入 

数据段有效，M->S；（标记写数据哪几个字节有效

AXI_WLAST

入 

AXI_WVALID

入 

AXI_WREADY

出

表示从机已经准备好接收写入的数据

AXI_BID

出

AXI_BRESP

出

写响应

AXI_BVALID

出

写响应有效

AXI_BREADY

入 

主机已经准备好接收写响应信号了

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