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从图1-2可以看出，对于CPLD来说，其逻辑设计的变化都在于可编程逻辑阵列（PLA）中的线路连接的变化。虽然CPLD的逻辑设计实现主要在可编程逻辑阵列（PLA），如图1-3，但是宏单元以及由宏单元组成的逻辑阵列块则是CPLD最重要的电路驱动部件和锁存部件。传统的CPLD内部构架布局如图1-1所示，可编程互连阵列（PIA）在芯片中心位置，而逻辑阵列块则在芯片四周靠近I/O模块。可编程逻辑阵列由“与”平面和“或”平面组成，它连接可编程互连阵列（PIA），从而实现逻辑阵列快（LAB）之间的互连和逻辑可编程。

Xilinx公司把由自己发明的基于SRAM工艺和查找表结构，同时需要外挂配置用的EPROM的器件叫做FPGA (Field Programmable Gate Arry)，也就是现场可编程门阵列；由于FLEX/ACEX/APEX系列是SRAM工艺，要外挂配置用的EPROM，用法和Xilinx的FPGA一样，所以很多人还是把Altera的FELX/ACEX/APEX系列产品叫做FPGA。各个EDA产商的CPLD芯片在总体构架上都比较类似，而它们的区别一般都集中在内部逻辑阵列块（LAB）的结构和组成上。