粒子物理中的ASIC设计趋势

原创于 2025-10-21 01:13:09 发布 · 535 阅读

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#ASIC # 混合信号 # 抗辐射 # SoC # CMOS

粒子物理实验中的集成电路设计趋势

1. 引言

集成电路是多通道探测器装置设计人员可使用的关键复杂单元之一。用于粒子物理实验的定制或专用集成电路（ASIC）的复杂性与集成规模密切相关。根据摩尔定律，芯片（集成电路）中的晶体管数量大约每两年翻一番。因此，工艺尺寸不断缩小，晶体管数量以稳定的速度增加，从而提升集成电路的功能和性能，同时降低成本[1]。如今，该定律的解释已不再是传统的空间（面积）上元件数量的增加，而是如何更有效地利用固定空间来增强功能。因此，如果我们把缩放定义为芯片上每个晶体管成本（某种程度上）的降低，那么摩尔定律无疑还将持续若干代[2]。

根据国际半导体技术路线图（ITRS）[3]的预测，推动芯片开发或系统集成挑战的主要因素包括：设计生产率、功耗管理、可制造性、带宽和冷却。用于物理仪器的所有集成电路必须在以前未达到的新水平（数百兆拉德）总电离剂量下具有抗辐射能力，并支持几乎三维组装[2, 4]。

2. 探测器仪器中的未来系统可能是什么样？

未来系统应理想地：

基于混合技术（在元件、芯片、封装、板级直至系统级）；
具有高度集成且非常灵敏的模拟前端；
在最早阶段提供数据的数字化。因此，信号处理将主要在数字领域（数字信号处理）进行；
通过速度在多Gb/s范围的输出接口实现高数据速率；
提取大数据处理（例如，CMS探测器原始数据提供超过1000 PB/天（1 MB × 40 MHz））[5]
不会比今天更便宜[2]。

3. 专用集成电路开发趋势

本节列出了从大学专用集成电路设计实验室的视角所看到的粒子物理专用集成电路开发趋势。这些趋势包括：

元件数量不断增加，同时其复杂性和密度也在提高。摩尔定律仍然有效，集成规模有望进一步扩大；
专用集成电路与待读出的探测器（传感器）的异质集成。图1展示了当今技术的多样化（多样性）[6]；

示意图0

数字信号处理部分越来越多地取代模拟部分。250纳米CMOS工艺提供10 Kgates/mm²，使得在100×100 µm²的面积上只能放置少量寄存器。而转向门密度为3900 Kgates/mm²的28纳米工艺后，设计者可以在相同面积上集成完整的微处理器。因此，这一趋势推动设计者进入模拟电路和模数转换设计必要最小化的时代，其余几乎所有无限的功能均在数字领域通过编程实现；
与制造成本相比，设计成本增加；
设计周期和原型周期（重新流片）的次数需要减少，以便更快地获得最终结果；
当今可用的技术已远远领先于下一代实验的大多数预期需求；
对于大多数项目而言，专用集成电路的最小集合需在一种经过充分验证的技术中开发（LHC – IBM 130纳米，SLHC – 台积电130和65纳米，FAIR – 联华电子180纳米）。这实际上是一种标准化趋势。技术的选择基于必须使用越来越先进（生命周期超过2020年）、对设计工具特性明确且成本合理的工艺。
每次定制设计周期（重新设计）的时间极短（4‐6个月）；
端到端（系统级）设计是必要的：结构与行为建模 – 在晶体管级设计知识产权模块，在高级语言中设计系统 – 版图 – 验证（电气规则检查、设计规则检查、版图与电路一致性检查、物理验证、功耗分析） – GDSII格式；
将ASIC适应其他项目的可能性作为经济效益的评判标准，从而形成通用化趋势；
在有限的功耗预算下实现功能增强；
对高技术（昂贵）产品的需求增加。设计重点放在系统（架构）问题上。作为片上系统（SoC）的专用集成电路主导了具有混合信号特性的设计路线。如今几乎所有项目都是混合信号的。例如，数字专用集成电路需要模拟接口模块，而模拟芯片则配备数字慢控制或功耗分析功能；
所需的专用集成电路晶圆数量很少，无法引起制造商的兴趣。例如，如果一个实验需要10⁶通道，每颗芯片包含100个通道，并且每片晶圆可获得1000颗芯片，则仅需10片晶圆；
设计基于在各个设计层面持续且快速发展的工具：计算机辅助设计（CAD）系统（楷登、明导国际、新思科技、安捷伦及其他）、工艺库或设计套件（元件、标准数字单元和知识产权模块），包括制造商的设计规则，其数量在先进工艺中快速增长（例如，22 nm节点超过2000条）。如图2所示，CMOS工艺的设计规则数量与层数之间存在强相关性。同时，图3表明，由于从二维到三维空间的技术趋势，元件模型的复杂性迅速增加，[8]对计算能力的要求越来越高；

示意图1

示意图2

需要快速且持续地对专家进行再培训，以及培养具备技能的年轻工程师团队（至少支持实验所需的团队能力水平）；
芯片和系统（硬件）层面的设计中心紧密集成。

4. 抗辐射集成电路的发展趋势

在抗辐射或抗辐射集成电路的发展趋势中，可以列举以下几点：
- 针对新型商用CMOS工艺，抗辐射能力的提升在应对总剂量效应方面有所改进。同时，不同制造商之间的参数差异较大，且无法保证长期稳定性；
- 抗辐射工艺比商用工艺落后5‐7年（根据摩尔定律的三代）。例如，图4比较了商用和抗辐射CPU在吞吐量随年份变化方面的表现[6]；

示意图3

现代专用集成电路的抗辐射加固通过更广泛地使用商用CMOS工艺，以及在设计早期阶段改进各种方法和手段来实现（基于设计的抗辐射方法）；
抗辐射技术本身在经济上并不高效。对于这些技术而言，只有少量的订单需求；
设计经验仅允许正确选择能够提供特定目标要求的制造商；
针对新型体硅CMOS技术的辐射效应进行积极研究，并将其整合到设计规则标准以及计算机辅助设计工具（Calibre、Assura、PVS等）中，涵盖元件层次和行为层次；
一些抗辐射应用将要求设计抗辐射组件，并使用抗辐射加固技术进行制造，以满足严格要求。这类专用集成电路所占比例将逐年下降；
高度复杂的抗辐射系统的持续改进将严重依赖于在这些系统中引入商业化微纳米电子创新；
将这些系统的最终复杂度提升至商用技术所达到的水平，将要求许多项目转向利用传统商用技术并采用保持可接受的抗辐射能力的方法来创建抗辐射组件。一项实际任务是按抗辐射能力对技术进行分析比较：（i）采用“设计即抗辐射”方法的工业（商用）CMOS技术，（ii）抗辐射加固技术，根据摩尔定律，其发展落后于商用CMOS技术超过3代。

例如，下文将提出一个实际困境：究竟是采用抗辐射350纳米工艺（例如，绝缘体上硅），还是采用体CMOS 130（90）纳米工艺？从经济性角度来看，后者更优。
- 传统的辐射加固方法包括：1）电路级（冗余备份、冗余、编码、自适应偏置等）；2）布局方法（保护环、环形晶体管等）；3）工艺级（小体积CMOS、SOI、沟槽隔离等）。所需的抗辐射能力等级通过选择半导体结构并采用特殊工艺流程来实现。

设计级抗辐射概念包含以下内容：
(i) 对计算机辅助设计（CAD）的传统非抗辐射库进行优化；
(ii) 制定附加设计规则，从以下三个设计层面提升抗辐射能力：(a) 晶体管级，(b) 单元、门电路和IP模块级别，(c) 系统级；
(iii) 创建校准测试结构并扩展缩放元件库；
(iv) 在制造过程中对专用集成电路抗辐射稳定性进行监控与统计分析；
(v) 在被动和主动工作模式下对芯片进行抗辐射测试。

5. 专用集成电路开发阶段

可以识别出专用集成电路发展的五个阶段。这些阶段是：
- 第一阶段：基于CAD的专用集成电路设计；
- 第二阶段：原型设计与测试技术开发；
- 第三阶段：初步测试与原型表征；
- 第四阶段：专用集成电路的认证；
- 第五阶段：批量（工程）生产与测试自动化准备。

最著名的用于专用集成电路设计的传统路线是自下而上的路线。该路线的框图如图5所示。
它包括所有基础（bottom）模块的连续开发，随后将其集成到系统中（构建设计的顶层 top）。这种设计方法的特点是，只有在所有独立模块准备就绪后，才能进行混合信号仿真以开展模块交互分析。

示意图4

一种更高级的专用集成电路设计替代方案是自上而下的路线top-to-bottom。其概念框图如图6所示。
自上而下设计路线的主要特点是，在早期阶段对整个系统（芯片、ASIC）进行混合信号仿真。通过在结构层次上进行系统综合，可以快速开发功能模块在行为层次上的描述，即 RTL‐Verilog、Verilog‐A、Verilog‐AMS。同样的抽象层次也可通过VHDL实现。芯片设计人员进一步针对系统功能模块的设计采用不同层次的抽象，从而获得更精确的仿真结果，并最终缩短设计周期。

示意图5

6. 混合信号设计的一般原则

在专用集成电路设计的一般原则趋势中，可以列举以下几点：
- 现代专用集成电路通常为混合信号芯片，必然包含模拟和数字部分；
- 模拟部分被设计为定制（特定应用）模块，而数字部分则通过VHDL或Verilog描述，并基于标准数字单元库合成半定制模块；
- 现在，在元件（晶体管）层次进行系统仿真需要耗费难以接受的大量时间。使用高级描述语言和层次化设计的软件工具，可以对模块在不同的抽象层次上进行仿真。
- 传统设计流程采用由不同知名供应商提供的CAD工具混合使用，以在模拟和数字设计流程的功能上相互补充。