Verilog学习笔记HDLBits——Latches and Flip-Flops

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前言

D触发器是一种存储位并周期性更新的电路，通常位于时钟的上升沿，当使用一个带时钟信号的always块时，逻辑合成器创建D触发器(参见alwaysblock2)。D触发器是“一团组合逻辑后面跟着一个触发器”的最简单形式，其中组合逻辑部分只是一条线。

一、Latches and Flip-Flops

1.D flip-flop

Practice:Create a single D flip-flop.
翻译:创建一个简单的D触发器

Solution（不唯一，仅供参考）：

module top_module (
    input clk,    // Clocks are used in sequential circuits
    input d,
    output reg q );//
    always @(posedge clk)begin
        q<=d;
    end
endmodule

Timing Diagram

2.D flip-flops

Practice：Create 8 D flip-flops. All DFFs should be triggered by the positive edge of clk.
翻译：创建一个8位的D触发器，所有 DFF 都应由 clk 的上升沿触发。

Solution（不唯一，仅供参考）：

module top_module (
    input clk,
    input [7:0] d,
    output reg [7:0]  q
);
    always @(posedge clk)begin
       q<=d; 
    end
endmodule

Timing Diagram

3.DFF with reset

Practice：Create 8 D flip-flops with active high synchronous reset. All DFFs should be triggered by the positive edge of clk.
翻译：实现一个带有复位端的 D 触发器 fdr，即在上题的 8 个 D 触发器基础上，给触发器配上同步复位端口（高电平复位）。
同步置位与复位：
同步置位与复位是指只有在时钟的有效跳变沿时刻置位或复位，信号才能使触发器置位或复位（即使触发器的输出分别转变为逻辑1或0）。因此不要把set和reset信号名列入always块的事件控制表达式。

Solution（不唯一，仅供参考）：

module top_module (
    input clk,
    input reset,            // Synchronous reset
    input [7:0] d,
    output reg [7:0] q
);
    always @(posedge clk)begin
        if(reset)begin
           q<=0; 
        end
        else begin
           q<=d; 
        end
    end
endmodule

Timing Diagram

4.DFF with reset value

Practice：Create 8 D flip-flops with active high synchronous reset. The flip-flops must be reset to 0x34 rather than zero. All DFFs should be triggered by the negative edge of clk.
翻译：创建具有高电平有效同步复位的 8 个 D 触发器，触发器必须重置为 0x34 而不是零。所有的 DFF 应由被时钟下降沿触发。一般管这种复位叫置位，在电路中使用 fds ，带有置位端 s 的触发器实现。

Solution（不唯一，仅供参考）：

module top_module (
    input clk,
    input reset,
    input [7:0] d,
    output reg [7:0] q
);
    always @(negedge clk)begin
        if(reset)begin
            q<=8'h34;
        end
        else begin
            q<=d;
        end
    end
endmodule

Timing Diagram

5.DFF with asynchronous reset

Practice：Create 8 D flip-flops with active high asynchronous reset. All DFFs should be triggered by the positive edge of clk.
翻译：创建具有高电平有效异步复位的 8 个 D 触发器。所有 DFF 都应由 clk 的上升沿触发。对应 fdc，它有一个异步复位端 CLR。
同步复位存在一个问题：当同步复位事件发生时，等到下一个时钟上升沿才会得到响应，响应的速度比较慢，异步复位的话可以立即响应。
异步置位与复位：异步置位与复位是与时钟无关的。当异步置位与复位到来时它们立即分别置触发器的输出位1或0，不需要等到时钟沿到来才置位或复位。把它们列入always块的事件控制括号内就能触发always块的执行。

Solution（不唯一，仅供参考）：

module top_module (
    input clk,
    input areset,   // active high asynchronous reset
    input [7:0] d,
    output reg [7:0] q
);
    always @(posedge clk or posedge areset)begin
        if(areset)begin
            q<=0;
        end
        else begin
            q<=d;
        end
    end
endmodule

Timing Diagram

6.DFF with byte enable

Practice：Create 16 D flip-flops. It’s sometimes useful to only modify parts of a group of flip-flops. The byte-enable inputs control whether each byte of the 16 registers should be written to on that cycle. byteena[1] controls the upper byte d[15:8], while byteena[0] controls the lower byte d[7:0].
翻译：本题中需要创建一个 16 路 D 触发器。resetn 为同步低电平有效复位信号。所有的触发器在时钟上升沿被触发。部分情况下，只需要多路触发器中的一部分触发器工作，此时可以通过 ena 使能端进行控制。使能端