30、数字电路功能验证与同步设计解析

数字电路功能验证与同步设计解析

1. 形式化功能验证方法

形式化验证旨在通过纯分析手段来证明或反驳某些电路表示的正确性，而无需对电路行为进行随时间的模拟。成功的证明能让设计者确信其设计在更高抽象层次上确实能按先前规定的方式运行，且无需施加激励。

1.1 等价性检查

验证两个门级网表之间或网表与一段硬件描述语言（HDL）代码之间的功能等价性并非难事。通过从门级网表中提取逻辑方程，并使用开关代数定理将其与参考逻辑方程组进行比较。软件工具通常用于检查在添加测试结构后，门级网表在正常操作模式下与原始寄存器传输级（RTL）综合模型的一致性。其他相对较小的修改，如时钟树插入、逻辑重新优化和条件时钟控制等也在检查范围内。

不过，当检查扩展到顺序行为时，存在严重限制。对于那些外部行为应等价，但寄存器数量和/或位置不同的电路模型（例如由于状态减少或架构优化导致）的自动一致性检查，仍是一个具有挑战性的研究课题。此外，等价性检查始终需要一个黄金模型。

1.2 模型检查

与等价性检查不同，模型检查不需要任何参考模型，其目标是确定电路模型在所有情况下是否满足一组指定的标准或属性，这些标准或属性是任何有意义的实现都必须满足的。

模型检查的一个优点是，当设计违反某些规范时，它能提供反例，即检查器会指出故障表现出来的具体情况。但严重的问题是组合爆炸，这将该方法限制在状态数量相当有限的子系统中。

1.3 演绎验证或模型证明

演绎验证与定理证明密切相关。其目标是通过数学证明来确定给定的电路模型或协议确实符合其形式规范。答案本质上是“真”或“假”类型，因此为开发者提供的关于设计问题的线索