24、硬件描述语言（HDL）电路自动综合技术解析

硬件描述语言（HDL）电路自动综合技术解析

1. 定时约束的重要性与表达困境

在硬件电路设计中，定义能够指导综合和逻辑优化的边界是一个明智的目标，其中定时约束尤为关键。然而，VHDL和SystemVerilog语言标准并未采用定时约束相关内容，这使得它们无法直接表达长路径的上限。例如，以下代码在这两种语言中是不被支持的：
- 不支持的VHDL构造：

Oup_D <= Aa_D + Bb_D with_TPD_no_more_than 1.7 ns;

• 不支持的SystemVerilog构造：

assign #max#1.7ns OUP_D = Aa_D + Bb_D;

为了解决这个问题，定时和其他综合指令必须借助专有语言扩展或脚本语言（如Tcl）来表达。可移植的表述很重要，因为相同的定时约束在定时验证阶段需要被重复使用，以检查设计是否确实满足规格要求，然后再进行制造。

2. 定时约束的制定方法

• 时钟周期约束 ：在单边触发的单相电路中，一个寄存器到下一个寄存器的延迟上限由时钟周期决定。因此，指定目标时钟周期是必要且直接的。
• 输入和输出路径约束 ：制定输入和输出路径的约束更为棘手，因为商业综合和定时验证工具的命名习惯存在歧义。实际上，可以从两种角度定义输入/输出定时：