16、硬件描述语言（HDLs）中的电路建模

硬件描述语言（HDLs）中的电路建模

在超大规模集成电路（VLSI）设计流程中，硬件描述语言（HDLs）起着至关重要的作用。下面将详细介绍VHDL和SystemVerilog这两种HDLs在电路建模中的应用。

1. VLSI设计流程中的电路模型和HDLs

在典型的VLSI设计流程中，会遇到不同阶段的电路模型和对应的HDLs，具体如下表所示：
| 设计阶段 | 主要目的 | 抽象级别 | 时序 | 主要语言 |
| — | — | — | — | — |
| 算法模型仿真 | 系统级行为仿真 | 无 | C、Matlab
暂定VHDL、SysVer |
| RTL仿真与综合 | 寄存器传输级仿真与综合 | 可选的伪延迟约束（Tcl） | VHDL、SysVer |
| 综合后仿真与时序分析 | 门级仿真与时序分析 | 用线负载模型估计 | Verilog
(VHDL&VITAL) |
| 布局后仿真、时序分析与签核 | 门级仿真、时序分析与签核 | 从布局中提取并反向标注 | Verilog
(VHDL&VITAL) |

即使ESL工具能生成有用的HDL（子）模型，也可能需要手动干预源代码，对电路或模型进行参数化、适配、接口设计或优化。此外，HDLs对于库单元和虚拟组件的建模是不可或缺的。

可以预见，在未来一段时间内，像VHDL和SystemVerilog这样的硬件描述语言仍将是所有VLSI设计活动的核心。

2. 初步了解VHDL和SystemVerilog

在后续的学习中，我们将分别研究VHDL和SystemVe