FPGA设计的指导性原则（四）

阿星先森

于 2023-06-06 10:25:36 发布

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分类专栏： FPGA、Matlab、Allegro的所有相关知识文章标签： fpga开发

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本文详细介绍了FPGA设计中的关键准则，包括全局复位/置位信号的使用方法和高速串行收发器（SERDES）的工作原理及应用。在设计中，正确理解和运用这些原则能提升FPGA设计的性能和可靠性。文章讨论了如何避免非目的性Latch的产生，强调了Coding Style和模块划分的重要性，以及在不同层次（如行为级、寄存器传输级）的HDL代码编写技巧。此外，还探讨了Xilinx、Altera和Lattice FPGA的SERDES性能，指出其在高速传输和系统集成中的优势。

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在FPGA Express/FPGA Compiler II中，用鼠标右键单击编译后的芯片图标，在弹出的命令对话框中选择“Edit Constraints”命令编辑综合约束文件（扩展名为CTL），选择端口（Ports）选项卡，指定所需信号的全局时钟域为 “DONT USE”。图22所示为在FPGA Express综合约束编辑器中指定信号不使用全局时钟资源的方法。

也可以在FPGA Express/FPGA Compiler IⅡ综合约束文件（扩展名为CTL）中直接使用“port clk global_buffer "DONT USE"；”命令指定输入端口信号 “clk”不使用全局时钟资源。

Xilinx Virtex-ll和Virtex-ll Pro器件族生成DCM的方法

对于Xilinx Virtex-II和Virtex-II Pro器件族，除了按照上面介绍的 DLL或 DCM的使用方法，用代码或者原理图调用DLL.或DCM外，还可以使用ISE 5.1 以及其后版本附加的辅助设计工具—Architecture Wizard(设计结构向导）完成 DCM的生成。Architecture Wizard的使用非常简单，不论从界面风格还是使用方法上都与Core Generator十分相似.图23-27到简单的示例了 DCM模块的生成方法：

如图23所示，选择器件族为Virtex-II或Virtex-II Pro