vivado 一文归纳出时序约束

一.概述

对于时序路径来说，一共有4种时序路径，如下图：

（1）从上游芯片最后一级触发器的时钟发送沿有效到FPGA中第一级触发器的输入。

（2）FPGA内部从上级触发器时钟发送沿有效到下级触发器的输入。

（3）从FPGA最后一级触发器的时钟发送沿有效到下游芯片第一级触发器的输入。

（4）从FPGA的输入端口经过组合逻辑直接到FPGA的输出端口。

根据不同的时序路径就有一些不同类型的时序约束。进行时序分析的前提是有正确的时序约束。

二.时序约束介绍

2.1主时钟约束

对于时序约束来说，主时钟约束是基准。主时钟有两种，第一种是外部晶振产生的时钟，第二种是GT产生的接收端时钟和发送端时钟。

create_clock -period 20.000 -name clk50m_i -waveform {0.000 10.000} [get_ports clk50m_i]

create_clock -name rxclk -period 3.33 [get_pins gt0/RXOUTCLK]

<