时序约束(Vivado)

本文参考:
《综合与时序分析的设计约束—Synopsys设计约束(SDC)实用指南》
《vivado从此开始—to learn vivado from here》

一、时钟周期约束

在设计中说明时钟的SDC指令是create_clock,该指令的BNF（Backus-Naur Form,巴斯科范式）为：

 create_clock    -period period_value
 		 	     [source_objects]
 		 	     [-name clock_name]
 		 	     [-waveform edge_list]
 		 	     [-add]
 		 	     [-comment comment_string]

1、确定主时钟

create_clock 的对象必须是主时钟(Primary clock)，通常主时钟有两种情况：

1. 时钟由外部时钟源提供，通过时钟引脚进入FPGA。
2. 高速收发器(GT)的时钟RXOUTCLK或TXOUTCLK。

vivado 中提供Tcl命令查看未约束的主时钟，不过通过vivado提供的时钟约束向导可以快速的完成基本的时序约束工作。

//确定主时钟
report_clock_networks -name mynetwork 
//或者
check_timing -override_defaults no_clock

1)、主时钟之间有明确的相位关系

假设待约束的时钟如下：

可表示为：

create_clock -period