关于低功耗设计

FPGA低功耗设计策略详解
文章介绍了FPGA的功耗来源,包括浪涌、动态和静态功耗,并详细阐述了从系统级、体系结构级、逻辑级如何进行低功耗设计,如门控时钟、多电压供电、电源门控和多阈值电压技术。同时,针对FPGA的实际项目,提出了使用PLL、优化BlockRAM使用等具体省电措施。

一.功耗

浪涌、静态功耗、动态功耗时功耗主要的来源。

浪涌:器件上电时产生的瞬时最大电流,基于SRAM的FPGA就有浪涌电流,因为上电时这些器件没有配置,所以需要从外部存储器中下载数据来配置其编程资源,如布线连接和查找表。

动态功耗:门电路输出切换时,由逻辑转换所引起的功耗。

静态功耗:来源于漏电流或者工作电路的直流电流。

二.IC设计的低功耗设计

在系统级、体系架构级、逻辑级、物理级都可以降低功耗,层次越高,效果可能越有效。不管哪个层次,主要是通过降低电压、电容、信号频率、单元能耗来降低功耗。

2.1系统级

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