verilog有符号数和无符号数的计算

青春不常在，

于 2021-11-11 10:28:22 发布

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分类专栏： fpga 文章标签： verilog

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本文探讨了在Verilog中进行有符号数和无符号数运算时的区别，特别是在减法操作中。通过举例说明，强调了在位宽不匹配时，计算机默认扩展符号位为0可能导致的错误。建议在处理有符号数运算时使用系统函数$signed()以确保正确计算。

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有符号和无符号数

在电路设计中肯定会使用到有符号数无符号数的运算，今天简单说说具体怎么使用有符号数无符号数进行运算，这里以减法为例。
我们知道计算机运算都是以二进制的形式进行的，不过遇到负数，通常用二进制补码来表示。如下代码，我们需要计算 a - b 的值

`timescale 1ns/1ps
module signed_num (
    input       [15:0]          a       ,
    input       [15:0]          b       ,