Verilog|数据类型中的有符号和无符…

最新推荐文章于 2025-05-17 14:23:41 发布
原创 最新推荐文章于 2025-05-17 14:23:41 发布 · 8.5k 阅读 · 14 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

本文深入解析Verilog中有符号和无符号数的运算方式，通过具体例子展示补码运算原理，并详细解释了不同符号标记对运算结果的影响。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

最近被Verilog中的有符号和无符号迷惑了一下，终于有点眉目了，赶紧写下来。

首先记住，有符号数的运算全都是补码的方式。
下面看3个例子：
-------------------------------------------------------------
reg [7:0]   temp1, temp2, temp3, temp4, temp5,  temp6   ;   
temp1 = 8'd18;
        temp2 = -8'd18;
        temp3 = 8'sd18;
        temp4 = -12/3;
        temp5 = -8'd12/3;
        temp6 = -8'sd12/3;
-------------------------------------------------------------
以下是仿真的结果；
Verilog|数据类型中的有符号和无符号辨析
先看前3个
8'd18表示输入的是无符号的十进制数18
      -8'd18表示输入的是-18，所以结果为11101110
      8'sd18表示输入的是有符号的18
再看后3个
-12/3       的结果为-4的补码
-8'd12/3  的结果比较奇怪，因为-8'sd12可以分解为 -（8'd12）/3，就是11110100/3，结果为01010001
-8'sd12/3 的结果为-4的补码
这里可以看出，加上了s后，在运算的时候编译器把数当作有符号数计算，不加s时，即使是补码的负数，也会直接当作无符号数处理。


【芯片设计- RTL 数字逻辑设计入门 5.9 -- verilog 有符号数加减法】
CodingCos的博客
02-07 2449
在Verilog中，对于有符号数的加法运算，其操作过程与在二进制算术中的标准加法类似，但需要特别注意数值的溢出和符号位。在Verilog中，溢出的行为会继续按照二进制加法规则进行，导致结果环绕。根据指示信号select的不同，对输入信号a,b实现不同的运算。（two’s complement）表示的，其中最高位用作符号位（0为正，1为负）。如上图所示，代码中使用位拼接的方法将 a、b的最高位（符号位）补给c。这里，最左边的1表示发生了溢出（在8位加法中被丢弃），结果是。是-1的补码表示，因此结果是-1。
Verilog 有符号数与无符号数运算
alangaixiaoxiao的博客
05-19 7798
无符号数运算，左值位宽不够，发生截断的现象 reg [3:0] a = 4'b1111;//15 reg [3:0] b = 4'b0010;//2 wire [3:0] c; wire [3:0] show_c; assign c = a + b;//1 assign show_c = a + b;//1 2. 两个无符号数运算，赋值给一个有符号的数。可以看出，右侧先按照无符号数进行运算，取得的运算结果按照左侧的符号进行.
verilog有符号数和无符号数的计算
小虎哥的博客
11-11 2918
有符号和无符号数 在电路设计中肯定会使用到有符号数无符号数的运算，今天简单说说具体怎么使用有符号数无符号数进行运算，这里以减法为例。 我们知道计算机运算都是以二进制的形式进行的，不过遇到负数，通常用二进制补码来表示。如下代码，我们需要计算 a - b 的值 `timescale 1ns/1ps module signed_num ( input [15:0] a , input [15:0] b ,
verilog中|与||的区别
最新发布
Cuiwenqicn的博客
05-17 199
|：符号左边和符号右边有一个为真，则输出为真。|：将符号左边的数与符号右边的数进行按位操作。verilog中|与||的区别。
用verilog实现有符号数的加法
hasodron的专栏
08-20 1万+
补码只不过是用来表示带符号数而已．补码的原则是： 正数的补码是其本身，也就是原码． 负数的补码是各位取反后加1．也就是其反码加1． +0的补码就是其原码，也就是说是0000 0000而已（对于8位来说） -0的补码是其反码加1，其反码是1111 1111，当然，其反码加1后就是溢出一个进位后，仍然是0000 0000.
Verilog 带符号的数值运算 加法
11-06 4125
module TestBench( output signed [9:0] result1, output signed [9:0] result2, output signed [9:0] result3, output [9:0] result4, output [9:0] result5, output [9:0] result6, output [5:0] result7, output [5:0] result8, output [5:0] result...
verilog 带符号加法代码
07-08
verilog 带符号加法代码，最高位是符号位。
Verilog学习笔记——有符号数的乘法和加法
DengFengLai123的博客
01-22 2万+
     有符号数的计算在 Verilog 中是一个很重要的问题（也很容易会被忽视），在使用 Verilog 语言编写 FIR 滤波器时，需要涉及到有符号数的加法和乘法，在之前的程序中我把所有的输入输出和中间信号都定义成有符号数，这样在计算时没有出现问题（实际在之前的程序中遇到了有符号和无符号数的问题，最后滤波结果不对，博客的程序是已经改正过的），下面...
关于verilog的有符号数与无符号数的转换
weixin_30569001的博客
04-10 4799
使用$signed()和$unsigned进行有符号数与无符号数的转换reg [7:0] regA, regB;reg signed [7:0] regS;regA = $unsigned(-4); // regA = 8'b11111100regB = $unsigned(-4'sd4); // regB = 8'b00001100regS = $signed (4'b1100); // reg...
verilog有符号加法器设计
04-03
verilog代码设计一个有符号累加器,每个累加器输入-8~+7范围有符号数i_data共四个,i_valid在输入数据有效时置高,无效时置低,当接收到4哥数据后,进行有符号数累加运算并输出累加结果o_data,同时拉高o_ready线(此时也可以接收下一轮数据的输入)。o_ready拉高一个时钟周期脉冲表明 一次有效累加输出。
Verilog 有符号整数加法计算
qq_51239713的博客
04-19 1743
例1：end例2：end。
Verilog基础知识（有符号数运算规则，加减运算，乘法运算中的符号位拓展问题）
热门推荐
maxwell2ic的博客
06-08 4万+
rule of thumb The format of the signed type is two’s complement. 有符号数均为补码表示 If any operand in an expression is unsigned the operation is considered to be unsigned. 只有计算表达式右边有无符号数，整个计算式都按照无符号数规则运算 只有...
Verilog无符号数和有符号数的运算
06-08
Verilog无符号数和有符号数的运算
FPGA基于Verilog的有符号加法及有符号乘法运算
CAOXUN_FPGA的博客
03-19 1万+
0 背景    最近所做的工作涉及到有符号数、无符号数之间的加法运算和乘法运算。例如：有些输入数据是有符号数据，有些参数为无符号数据，它们之间进行算术运算，就会涉及到符号位的变化及运算结果位宽的变化，如果没有总结出规律，很容易得不到正确的结果，下文将对有符号数加法及乘法的运算规律进行详述。1  有符号数加法运算    假设定义两个8位数据，[7 : 0] A，B，其中A为无符号数，B为有符号数据；...
VERILOG中的有符号数运算
zengjr2018的博客
04-22 2709
相比C/C++等语言，verilog在处理带符号运算时没有那么灵活。首先需要用语法申明是带符号数，其次要扩展符号位、对加法运算扩展后的参加运算的带符号数位宽要一样。//扩展8bit符号位。8bit与16bit相乘，结果位宽需要24bit；符号位扩展方法仍然与上面一样，乘积结果仍然为24bit。//相加后位宽仍为24bit。//相乘后位宽仍为24bit。//无符号数直接扩展8bit的0。
verilog中的有符号数（二）
xingzhe22222的博客
01-11 2799
上一篇文章写到，Verilog的有符号数以补码的形式表示出来，那么就有小伙伴疑问，既然所有的数都已补码形式表示出来，那么我们要看一个设计的仿真结果正不正确，是否还要把这个结果转换成原码呢？   这个疑问困惑了我很久，直到我写了加法器验证了之后，才豁然开朗，原来自己在钻牛角尖。怎么讲呢？既然结果也是有符号数，那么它自然就代表一个数的补码。比如，我们需要用原码表示一个数-5，那么可以表示为4'b11
Verilog有符号数与无符号数的数值运算
miffywm的博客
06-08 3839
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。 本文链接：https://blog.youkuaiyun.com/u014485485/article/details/79962316 仿真工具：Vivado 2015.2 一、无符号数 1.高位溢出赋给一个位宽不够的数 wire [3:0] a=4’b1111;//15 wire [3:0] b=4’b0010;//2 wire [3:0] c; assign c = a + b;//17=10001 wir
verilog有符号数加减法----正负128
weixin_41155462的博客
07-16 1万+
目录 1. 加运算，+128或者+（-128） 1）输入信号为8位有符号数 2）输入信号为9位有符号数 2. 减法运算，-128或者-（-128） 1）输入信号为8位有符号数 2）输入信号为9位有符号数 我们都知道对于verilog有符号数的加法减法，计算机是以补码进行的，例如A-B=A[补]+(-B)[补]，结果也是以补码保存的，因为正数的补码=原码，所以表示出来的直接就是正数，而负数的话需要我们进行转换为原码。 但是如果有符号数加减-128或+128...
Verilog有符号数据类型一点个人理解
我姓程序员的员
12-09 2301
在Verilog里面，可以使用有符号数据进行运算，定义时使用signed，例如 reg signed[7：0] adder； //定义了一个reg型有符号8位变量 adder 在Verilog中，数据是以补码形式存储的，正数补码还是本身，负数补码是除符号位取反加一。例如： 上边定义的adder赋值为-3，则-3的二进制为1000 0011，这个叫原码，其补码为1111 1101，
SystemVerilog 3.1a 操作符与数据类型详解
1. **数据类型**：SystemVerilog提供了丰富的数据类型，包括整数（integral）、实数（real和shortreal）、两态/四态数据、有符号/无符号数据、字符串、chandle、event等。它允许用户定义自己的类型，如枚举类型和...
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值