【芯片设计- RTL 数字逻辑设计入门 5.9 -- verilog 有符号数加减法】

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多功能数据处理器描述

根据指示信号select的不同，对输入信号a,b实现不同的运算。输入信号a,b为8bit有符号数：

• 当select信号为0，输出a；
• 当select信号为1，输出b；
• 当select信号为2，输出a+b；
• 当select信号为3，输出a-b.

接口信号图如下：

使用Verilog HDL实现以上功能并编写testbench验证。

输入描述：

• clk：系统时钟
• rst_n：复位信号，低电平有效
• a,b：8bit