FPGA verilog基本外设练习（三）

青春不常在，

于 2020-10-24 23:58:07 发布

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分类专栏： fpga Signal Tap II 文章标签： 1024程序员节 verilog 嵌入式

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本文介绍了在FPGA项目中如何使用Verilog配置RAM IP核，并详细阐述SignalTap的使用步骤，包括添加信号、时钟、编译与下载，以及解决SignalTap增加硬件资源消耗的问题。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

FPGA verilog基本外设练习（三）

RAM IP核的使用、SignalTap 使用流程

在做工程项目时候，难免需要存储很多数据，那么RAM, ROM就是我们需要用到的,这是一个对RAM和ROM比较详细的介绍，比较懒，直接给出链接https://www.cnblogs.com/uiojhi/p/9469307.html。今天主要介绍一下RAM ip核的配置。具体过程在之前的博客已经给出非常详细的步骤，这里直接生成单端口RAM。我发现自己对SignalTap使用不熟练，有很多步骤不知道先后顺序，所以这里详细介绍了SignalTap II 的使用流程，希望赠人玫瑰，手留余香！
在这里插入图片描述

接着一直next，直到

IP核创建完成，接下来写RAM读写模块，即ram_rw.v文件，代码如下：

module  ram_rw(
	input							clk,
	input							rst_n,
	output						ram_wr_en,
	output			 			ram_rd_en,
	output reg	[4:0]			ram_addr,
	output reg	[7:0]			ram_wr_data,

	output reg  [7:0]			ram_rd_data	
	

);

reg [5:0]					rw_cnt;			//读写控制计数器 0-63

//rw_cnt 计数范围在0-31，ram_wr_en为高电平；  32-63时，ram_wr_en为低电平
assign  ram_wr_en = ((rw_cnt >= 6&