ZYNQ进阶之路13--自定义AXI-FULL IP实现PS和PL双向高速通讯

最新推荐文章于 2025-01-05 15:34:58 发布
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分类专栏： zynq FPGA ZYNQ进阶之路 文章标签： zynq axi-full xilinx fpga DDR
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ZYNQ进阶之路13--自定义AXI-FULL IP实现PS和PL双向高速通讯

导语

不好意思，这篇博文又来晚了，是繁忙阻碍了博主博客的更新，其实博主想要有好多关于技术的话要说，奈何文采有限，时间有限，这里博主就不话痨了，总之做技术只要认真坚持就一定能成。直接进出主题，在ZYNQ进阶之路12章节中我们讲了在PL端实现AXI-full master，将PL串口接收到的数据写入DDR3指定地址并产生中断通知PS将写入的数据读出，再将读出的数据通过PS的UART1发送到PC端，本章节将在之前章节的基础上实现将一个反向的流程：通过PS端的UART1接收PC端的数据，然后将接收到的数据写入DDR3指定地址，然后通过AXI-LITE通知PL端读取DDR3数据，再将读取到的数据通过PL端串口发送会PC。这样我们就实现了通过AXI-FULL 的PL到PS和PS到PL的双向高速数据传输了。好了以下我们来探讨实现的过程吧。
本文工程文件链接：https://download.youkuaiyun.com/download/wp_fd/11190669

实现步骤

首先我们打开ZYNQ进阶之路12的工程，然后编辑当中的uart_axi_full IP模块
在这里插入图片描述
首先我们要将ZYNQ进阶之路3中的串口发送模块加入这个IP中，在该IP顶层文件中加入如下代码，该代码实现串

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ZYNQ PS-PL通信 Verilog: 通过Verilog实现ZYNQ PS（处理系统）和PL（可编程逻辑）之间的通信
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ZYNQ系列-linux下使用AXI4总线与PL传输数据
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ZYNQ基础系列（一） AXI总线通信
long_fly的博客
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PS-PL通信之AXI总线在ZYNQ开发过程中，PS与PL之间的通信是不可避免的，除了MIO与EMIO通信外，还有一种更高速的接口与ARM核通信。本章将创建并测试一个基于高速AXI总线的IP核，以及调用并测试vivado自带的IP核。
基于ZYNQ的PL与PS端交互概述
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weixin_56340873的博客
01-05 690
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鹏哥DIY--ZYNQ进阶之路13工程.rar
05-21
该工程为本博主博客：ZYNQ进阶之路13--自定义AXI-FULL IP实现PS和PL双向高速通讯， 的示例工程，希望对的广大博友有所帮助
ZYNQ AXI4(AXI-full)总线学习（一）三种AXI总线以及AXI-full总线端口总结
宏强-Blog
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1.简述 这儿遇到到ps端与pl端大量实时数据交互问题，实验了axi-lite总线，发现不行，实在太慢。接下来就只有axi-full总线了，但是这个好像比较复杂，所以先认真学习一下。
ZYNQ进阶之路13--自定义AXI-FULL IP实现PS和PL双向高速通讯， 的示例工程，希望对的广大博友有所帮助.zip
03-15
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ZYNQ进阶之路12--自定义AXI-FULL IP实现PL端向DDR3写数据和PS端实现高速通讯导语配置PS端新建工程按照如下步骤配置PS端自定义AXI-FULL IP自定义AXI-Lite Slave 代码，加入之前章节中我们使用的串口接收模块修改AXI-FULL Master代码修改IP顶层代码添加AXI 互联模块，完成Block Design生成bit文件，导入SDK，开始软件编程下载到平...
ZYNQ进阶之路6--自定义AXI4 IP打包（PWM）
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05-17 4034
原文地址：http://group.chinaaet.com/109/79500 Zynq的 PS 和PL部分通过如下接口连接 • 两个32位AXI主端口（PS Master） • 两个32位AXI从端口（PL Master） • 四个32、/64位高性能端口（PL Master） • 一个64位加速器一致性端口（ACP）(PL Master) • 四个来自PS和PL的时钟 •
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ZYNQ PS-PL数据交互方式总结（好文）
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一个早起的程序员
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目录 一，中断： 二，IO方式：MIO EMIO GPIO 三，BRAM或FIFO或EMIF 1，通过BRAM实现PL/PS之间交互 2，通过AXI-Stream FIFO完成PS和PL部分的数据交互 3，通过 EMIF 进行 PS 与 PL 间数据交互 四，AXI DMA：PS通过AXI-lite向AXI DMA发送指令，AXI DMA通过HP通路和DDR交换数据，PL通过AXI-S读写DMA的数据。 五，DDR3：通过对AXI HP接口的操作来实现。 六，内部回环串口 七，其它.
"30年---我与赛灵思FPGA的故事”—— ZYNQ-7000使用总结(9) ——PS和PL的通信
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在我学习过程中遇到了第一个认知上的门槛：AXI协议。试想一个场景：我PL端的IP要通过AXI-Full协议给PS端传输数据，我该怎么做？首先肯定是创建一个带有AXI-Full-Matser的接口下一步，Xilinx官方会给我们一个接口的实例文件：顶层是一个对外的接口，而内层的代码则是AXI-Full-Master接口的协议实现。当然了，我们肯定是要通过改动这个文件来将我们自己的IP和AXI接口协议相结合，因此我们有必要读懂AXI-Full-Master的代码内容。
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写代码的时候需要注意一点，在平时我们使用BRAM时候，如果位宽为32，那么地址加一时候的单位是以4字节为单位，但是在BD里面通过AXI BRAM CTRL去控制BRAM的时候，地址加一对应的是一个byte数据，我们位宽为32，那么写一个数据，地址就应该加32/8，也就是4。读完数据延时5ms后PS端在BRAM地址40-79当中写入40byte数据，一次写入32bit，所以地址一次加4.PL端在BRAM地址0-39写入十个从0开始的递增数据，然后让PS端去读。
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qq_34470452的博客
05-13 6339
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