ZYNQ进阶之路12--自定义AXI-FULL IP实现PL端向DDR3写数据和PS端实现高速通讯

最新推荐文章于 2025-02-21 15:39:37 发布
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ZYNQ进阶之路12--自定义AXI-FULL IP实现PL端向DDR3写数据和PS端实现高速通讯

导语

之前一段时间博主事情实在太多没能实现博客一周一更新的梦想，哎，梦想总是会被现实打败！可能以后都不能保持一周一更新了，但是一旦有时间一定会继续更新，给大家带来优质的博客内容（自己认为还是比较优质的，哈哈哈）。好了进入正题，之前的章节中我们讲解了如何自定义AXI-Lite IP实现PWM，AXI4-Lite是一个轻量级的，适用于吞吐量较小的地址映射通信总线，本章节中我们讲解如何通过自定义AXI-FULL IP实现PL端写数据到DDR3中并和CPU共享内存数据，实现数据的高吞吐量传输。但是苦于博主手上没有高速的外设设备可以使用，所以我们用低速的串口来验证总线通讯的真确性。虽然用的是串口实现，但是也会充分反映开发的流程和高速通讯的正确性。根据官方数据手册说明AXI4-Lite的理论带宽能达到600MB/s,而AXI-FULL/AXI-Stream能达到其两倍以上，但是因为AXI-GP接口只能单数据传输，而AXI-HP接口能批量传输数据，所以实际运行时的带宽可能是AXI4-Lite的好几倍甚至更高。
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配置PS端

新建工程

首先新建工程如下：
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按照如下步骤配置PS端

选通AXI-GP和AXI-HP接口:
在这里插入图片描述
选通QSPI接口和UART1接口
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设置PL时钟频率为100MHz
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设置DDR型号

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ZYNQ--PL读写PS端DDR数据
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ZYNQ进阶之路14工程.rar
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为博主博客“ZYNQ进阶之路14”博客对应源代码，该代码通过FIFO阈值触发中断和超时中断实现ZYNQ PS端uart接收不定长数据
ZYNQ----------PS端入门(一)
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weixin_48080038的博客
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然后保存，并生成bd,编译并launch到sdk，sdk自动创建一个项目，在此项目新建一个applatcion工程，选helloworld，此helloworld就为串口打印，将PL和PS分别在线烧写到芯片里，打开串口软件就可以看到Hello World的打印了。由此上介绍可知，此例程PL不需要PS的时钟（因为PL有自己的时钟晶振），所以取消掉FCLK_CLKx以及对应的复位信号FCLK_RESETx_N(在PS-PL Configuration选项卡中，并且要选择一路AXI作为传输接口)
鹏哥DIY--ZYNQ进阶之路13工程.rar
05-21
该工程为本博主博客：ZYNQ进阶之路13--自定义AXI-FULL IP实现PS和PL双向高速通讯， 的示例工程，希望对的广大博友有所帮助
zynq7000 PL读写DDR3----实验笔记
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03-23 7764
环境：vivado2018.3 芯片： xc7z100ffg900-2 本实验参考资料主要来源：https://www.eefocus.com/antaur/blog/17-08/423773_0818c.html 实验目的：将ADC接收的数据先存入DDR3，待PS端读取完成后，再存入一批。 1、工程规划 DDR芯片的管脚是绑定到Zynq的DDR接口上的。 而Zynq系统的这个DDR总线接口有是链接在其内部“Memory Interfaces”中的“DDR2/3,LPDDR2 Con..
ZYNQ通过AXI DMA实现PL发送连续大量数据到PS DDR
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zynq中PL与PS间的交互方式
wsh1666的博客
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ZYNQ 7020实现axi4_ddr读写驱动（SDK驱动）.zip
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PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，常常需要将 PL 端的大量数据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，但是各种协议非常麻烦，灵活性也比较差，直接通过 AXI 总线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。
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这篇文章的侧重点是讲思路的，讲为什么需要某一个步骤或者某一个东西，以及它和其他步骤的联系是什么
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03-02 5985
1.简述 这儿遇到到ps端与pl端大量实时数据交互问题，实验了axi-lite总线，发现不行，实在太慢。接下来就只有axi-full总线了，但是这个好像比较复杂，所以先认真学习一下。
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AXI4（AXI-full）总线详细介绍1.1 什么是AXI1.1.1 zynq的三种AXI总线1.1.2 AXI的三种接口1.1.3 AXI协议1.1.3.1 AXI握手协议1.1.3.2 突发式读写1.2 AXI管脚说明1.3 读写传输实现过程1.3.1 读传输实现过程1.3.2 写传输实现过程1.4 AXI的数据结构 1.1 什么是AXI    总线、接口和协议，这三个词常常被联系在一起，但是我们要明白他们的区别。总线是一组传输通道，是各种逻辑器件构成的传输数据的通道，一般由数据线、地址线、控制线等
ZYNQ学习之pl和ps接口
灰太狼的小秘密
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1、PL和PS的接口类型总共有两种： （1）功能接口：AXI、EMIO、中断、DMA流控制、时钟调试接口。 （2）配置接口：PCAP、SEU、配置状态信号和Program/Done/Init信号。这些信号连接到PL内配置模块的固定逻辑上，给PS提供对PL的控制能力。 2、AXI总线：AXI （Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议。用于...
FPGA基础知识21(PL控制PS端DDR的设计)
时间的诗
05-20 1万+
来自：http://www.eefocus.com/antaur/blog/17-08/423773_0818c.html0.引言构建SoC系统，毕竟是需要实现PS和PL间的数据交互，而像上一讲那样PL主机与PL从机之间通过AXI4-Lite总线进行交互有点杀鸡用牛刀了。如果PS与PL端进行数据交互，可以直接设计PL端为从机，PS端向PL端的reg写入数据即可，但是对于图像处理等大数据量的数据交互...
详解AXI4-Full接口（3）--AXI4-Full接口IP源码仿真及分析（Master接口）
孤独的单刀
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通过本文您会学到：1、了解AXI4-Full的master接口；2、加深Xilinx的IP、仿真工具的使用；3、学习Xilinx的优秀源码。
ZYNQ PS-PL通信 Verilog: 通过Verilog实现ZYNQ PS（处理系统）和PL（可编程逻辑）之间的通信
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总之，通过使用Verilog语言，我们可以实现ZYNQ芯片中PS和PL之间的通信。在ZYNQ芯片中，PS和PL之间的通信对于实现高度灵活和高性能的系统至关重要。本文将介绍如何使用Verilog语言实现ZYNQ PS和PL之间的通信，并提供相应的源代码示例。为了实现PS和PL之间的通信，我们需要使用ZYNQ芯片上的可用接口。以上示例代码仅仅是一个简单的演示，实际的PS-PL通信可能需要更多的功能和协议支持。下面是一个简单的示例，演示了如何在Verilog中实现基于AXI总线的ZYNQ PS-PL通信。
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