7 Series Devices Memory Interface Solution

原创 已于 2024-06-15 10:09:44 修改 · 1.5k 阅读 · 1 ·
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#fpga开发 #数字IC

于 2023-09-12 16:49:20 首次发布
本文详细介绍了Xilinx 7系列FPGA的Memory Interface Generator (MIG) IP核，用于DDR SDRAM等存储器的控制。内容涵盖了MIG的总体概述、模块结构、用户接口、AXI4接口、读写时序以及物理层（PHY）等关键方面，提供了DDR控制器设计的基础知识。

目录

本文借助Xilinx 7系列FPGA的Memory Interface Generator（MIG）IP核，对DDR控制器和相关接口进行介绍

ug586 - Zynq-7000 Soc and 7 Series Devices Memory Interface Solution v4.2 User Guide
【VIVADO IP】Memory Interface Generator
双倍数据速率同步动态随机存储器（Double Data Rate Synchronous Dynamic Random Access Memory, DDR SDRAM）
DDR协议及应用实践
《JESD79-3F DDR3 SDRAM Standard》

1. O

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继续介绍Vivado的Memory Interface Generator（MIG）IP核中Memory Controller Block部分内容通过Native Interface接口将来自User Interface Block的请求存入一个逻辑队列中，这些请求可以重新排列以优化吞吐和延迟。再通过MC/PHY Interface接口与PHY层交互。该模块对应于源码的_mc.v。
标准总线接口协议
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03-17 3126
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ug586_7Series_MIS-Memory Interface Solutions v4.0-User Guide
11-23
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ug586-7Series-MIS-en-us-4.2.pdf
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Xilinx DDR2/3 IP核：Zynq-7000 Soc and 7 Series Devices Memory Interface Solutions学习笔记
星旭的博客
03-29 2004
XIlinx官网手册地址 https://china.xilinx.com/support/documentation/ip_documentation/mig_7series/v4_2/ug586_7Series_MIS.pdf
ug586_7Series FPGAs Memory Interface Solutions v1.7.pdf
03-17
ug586_7Series FPGAs Memory Interface Solutions v1.7，xilinx 7系列fpga ddr控制器mig ip核的例化、使用说明文档。
xilinx 7series devices memory interface solution2018-4
09-21
### Xilinx 7 Series Devices Memory Interface Solution v4.1（2018-4） Xilinx 7 系列器件存储器接口解决方案是为 Xilinx 7 系列 FPGA 设计的一套完整的内存接口设计指南，包括了 Zynq-7000 All Programmable SoC...
ug586_7Series_MIS.pdf
05-20
Xilinx官网下载的7系列MIG手册，详细描述了DDR3控制器IP的设计方法以及如何使用vivado实现DDR3控制器的设计，提供详细的时序参考，
xilinx 7Series memory interface Generator 说明书
02-06
xilinx 7Series memory interface Generator 说明书，非常详细的。
UG586赛灵思 DDR3的IP核（MIG）详细文档
04-21
详细介绍了赛灵思的DDR3的IP核的使用，包括各种信号的含义，以及时序说明。 7Series FPGAs Memory Interface Solutions v1.7 User Guide UG586 October 16, 2012
UG586 - Zynq 7000 Soc and 7 Series Devices Memory Interface Solutions v4.2，Ch1翻译
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07-02 1305
AMD 7系列FPGA内存接口解决方案（Memory Interface Solutions，MIS）Core是一个预先设计好的控制器和物理层（PHY）的组合，用于将7系列FPGA用户设计和AMBA®高级可扩展接口（AXI4）Slave接口连接到DDR3和DDR2 SDRAM设备。本用户指南提供了有关使用、定制和仿真AMD LogiCORE™ IP DDR3或DDR2 SDRAM接口核心（适用于7系列FPGA）的信息。指南描述了核心架构，并提供了有关定制和与核心接口的详细信息。⭐重要提示。
FPGA DD3 IP核接口时序
Coorua的博客
06-17 615
DDR3 FPGA IP核控制时序
Digilent FPGA开发板的Boards file的添加——以Eclypse-Z7为例
jhn1996的博客
10-20 4740
Digilent FPGA开发板的Boards file的添加——以Eclypse-Z7为例背景软硬件平台添加Eclypse-Z7的board file参考相关 背景 最近刚开始使用 Digilent 的 Eclypse-Z7 开发板，为了更加方便的使用与配置开发板，Digilent为我们准备好了Eclypse-Z7的boards file，导入到vivado后我们新建工程可以通过选择Eclypse-Z7板子来新建基础工程. boards file包含Vivado IP Integrator用于支持Digi
FPGA基础知识（六）UG586 Mermoy Interface Solutions内存接口的生成与使用
祥瑞的技术博客
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背景：FPGA的片上BRAM内存较少，难以实现大量的存储。DDR的内存较多，若可直接用FPGA调用则可以实现很多东西。 目的：运用MIG调用DDR相关文档学习。 参阅的文档：DS176：Zynq-7000 AP SoC and 7 Series FPGAs Memory Interface Solutions Data Sheet UG586： zynq-7000 AP Soc and 7 ...
【Xilinx FPGA】DDR3 IP 的学习与调试记录
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qq_33759946的博客
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