fpga系列 HDL：Quartus II 时序约束 静态时序分析 (STA) PLL生成时钟约束

代码

• 实例化 PLL 模块的示例代码：

module test (
    input wire clk,          // 外部时钟输入
    input wire rst,          // 外部复位输入
    output wire [31:0] result,  // 计算结果
    output wire locked,       // 锁定信号
    output wire outclk_0,      // PLL 输出时钟0
    output wire outclk_1       // PLL 输出时钟1
);

    // 实例化 PLL 模块
    my_pll pll_inst (
        .inclk0(clk),         // 外部时钟输入
        .areset(rst),         // 外部复位输入
        .c0(outclk_0),        // PLL 输出时钟0
        .c1(outclk_1)