Xilinx DDR2/3 IP核:Zynq-7000 Soc and 7 Series Devices Memory Interface Solutions学习笔记

本文介绍了Xilinx DDR2/3 IP核在Zynq-7000 Soc和7 Series Devices中的应用,分享了学习资源和设计思路。重点讨论了DDR地址域和数据域的时序关系,以及如何处理读写操作,特别是当需要同时读写数据时的地址管理。还提到了DDR IP核的仿真模型和设计中使用的状态机控制,以及数据预读取和FIFO接口的使用。

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DDR是个好东西啊,基本上每家公司都会用到这个,首先还是先来给出XIlinx官网手册ug586_7Series_MIS地址吧:
1.https://china.xilinx.com/support/documentation/ip_documentation/mig_7series/v4_2/ug586_7Series_MIS.pdf

官方手册内容好多,看起来实在是有点费时间,在上网上又搜集了其它的一些资料:
2.https://blog.youkuaiyun.com/Gdadiao123/article/details/79253626(Xilinx 7系列例化MIG IP core DDR3读写)

感觉这篇文章提炼的重点还不错,里面提到的链接在这里再链接一次,直接点进去就能看,方便一些
3.https://wenku.baidu.com/view/63e8c92d195f312b3069a5ea.html(基于Xilinx MIS IP的DDR3读写User Interface解析)
4.http://blog.chinaaet.com/chinaaetwoaini/p/5100050615(转 AC701的DDR3测试读写(2))
5.

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