星旭的博客

基于verilog语言的一种按键检测的方法

修改设备树：

7、ROM1是生成QPSK，128个点要输出2M的速率，那么采样的时钟得为256M，所以锁相环生成256M。5、my_pll是生成256M的时钟作为载波，因为sin和cos信号的ROM做了256个点；QPSK有4个相位，分别是00：1π/4，01：3π/4，11：5π/4，10：7π/4。将1bit的m序列转换到50M时钟下的2bit M序列数据（就有4个象限）；3、m_generator M序列的生成，输出速率为500Kbps。6、ROM是生成BPSK，只有0和π两个点。4、S2P是串并转换模块。

ug585中有讲到软复位寄存器，软复位后会从flash重新加载寄存器

使用的是vivado2017.4，选择的器件是zynq7030之前找工作面试的时候有道面试题是数据选择输出，面试管给我的建议是多使用几个case???，今天闲来没事验证以下原面试题目如下(第一道题目):https://blog.youkuaiyun.com/Real003/article/details/95243236修改前的代码用Vivado综合编译后如下：修改后的代码用Vivado编译后如下：...

最近调试了一个MAX4173的芯片，在这里记录一下，以免以后忘了。。。。关于MAX4173的手册网上很多地方可以下载到，这里就不给出链接了，MX4173是低成本，高精度，高边电流灵敏放大器，一般可以用来监测系统运行时的电源电流；在我的系统中A/D CONVERTER使用的是XILINX的XADC，关于XADC的使用可以参考我的另外一篇博客https://blog.youkuaiyun.com/Real003/article/details/88879625手册上描述了一大堆东西，主要关注的就是下面这段话：v

最近在调试一个项目，ZYNQ需要接收100Mhz的差分时钟，刚开始没有在ZYNQ里面设置终端100Ω电阻，有出现ZYNQ内部的锁相环无法稳定的锁住时钟，PLL的locked引脚在不拉高的情况下，用示波器看到的输入到ZYNQ的时钟波形为：clk_p端：（可以看到只有500mv左右）clk_n端：（可以看到有2v左右）在ZYNQ里面设置了终端电阻后：（可以看到变为了1.5V左右）设置的方...

最近在调试一个项目有一百多个管脚，而且上面还有接插件，ZYNQ是通过接插件插在底板上，对管脚特别的麻烦，于是想到了一个简单的方法：首先在网上搜了一个“Altium Designer中将FPGA引脚定义导出成文件”的方法：这里有原文链接：https://www.cnblogs.com/xianfei-li/p/5339183.html选中FPGA的其中一个Part；右键–>Par...

最近在调试一个项目，ZYNQ能烧写bit文件，但是SDK中烧到99%的时候会出现报错，报错的问题大概是说memory错误。判断有肯能是zynq上的ddr存在有问题。型号选择确定是没有问题。 请教了大佬，说是可以从让arm运行在bram中，因为存储有限，只能跑小程序。 操作方法就是打开SDK软件src下的lscript.ld文件，可以看到有四个存储可以供我们使用，ddr、qspi、ram_0、...

现在大部分都是用verilog编写代码，但是偶尔也会看到别人写的VHDL代码，对于VHDL不是很熟悉的人来说，这个软件还是实用的。网上很多地方都可以下载到该软件；初次使用有个头疼的问题就是，你发现verilog代码明明没有问题，也没有中文注释，但是翻译的时候它还是报错，这时候你就得再仔细看看代码中是不是有出现乱码的注释，如果有乱码的注释的话也是会报错滴哟当然翻译出来的VHDL也并不是完全没...

1.灵活的CMOS接口，允许双字、字、字节，负载单载波W-CDMA，

在Vivado中同时调用XADC IP和DDR IP有出现报错，是因为DDR IP调用了xdac ip，而芯片上只有一个xadc，在编译的时候就会提示报错说有出现多次调用xadc，通过在ddr ip中disable掉xadc的调用就可以了，但是需要注意的事，要将xadc采集到的温度送给ddr ip...

前两天发现我在调试的那个板子上的PS端的串口硬件外面没有接，但是PS端调试需要看打印信息呀；作为初学者，在网上也没有搜到相关解决办法；最后搞硬件的同事跟我说可以将PS的串口MIO管脚设置为EMIO，在PL端约束一下就可以了。如下图：最终解决了此问题...

下载地址：链接：https://pan.baidu.com/s/1MX_7aq_6Chwb8jX67-Xu4w 提取码：84yf1.关于安装，百度一下就有最新的安装包;2.安装好安装包后首先安装插件管理Package Control，2.关于乱码问题：上面的链接里应该有汉化版本，是开源的，直接打开就能用，里面也有很多插件...

SMI接口时序图如下：在读数据的时候，主机端应该给高阻态，但是我把它过了一个触发器，就类似下面这样：assign mdio_in = mdio;assign mdio_o = mdio_reg;always @(posedge clk) mdio_reg <= 1'bz;用示波器测得输出得电平变成低电平了，于是当读出来的数据为高电平的时候，就变成了半高的电平，如下图：后来将代...

http://bbs.elecfans.com/jishu_485735_1_1.html （Z-turn Board试用体验】由PS向PL提供时钟信号（转载））

这两天正好调试了RS429，简单记录一下手册下载地址：链接：https://pan.baidu.com/s/1XC0kxCKit0pRGoyMPIVmEQ提取码：vye1芯片管脚：对管脚简单说明一下：HI3282为两通道输入，一通道输出；32bit数据分两个bytes传输；内部有缓存FIFO，可以存8个32bit数据429DI1(A)，429DI1(B)为通道一的差分模拟输入...

首先更新一下最近的状态：最近换工作了，今天第一天上班，上午办理了入职手续，下午就接到了试用期的工作任务，主要是底层的接口开发，目前第一个工作就是实现ZYNQ的GTX数据传输，还有千兆以太网、SPI、I2C、UART、DDR3这些都是在PS端，感觉压力还是有点大啊，以前从来没有玩过ZYNQ的我这些天必须要好好学习了。1. [https://blog.youkuaiyun.com/weixin_422295...

关于88e6131的资料网上好少啊，芯片手册在Marvell官网都搜索不到，芯片手册是同事给我的，上面写了属于jimi，所以这里不方便分享手册，请谅解。在网上只搜到一个关于88e6321的一点点资料，也是属于Marvell公司的一款路由芯片，但是与88e6131并不完全一样，但是可以拿来参考。https://blog.youkuaiyun.com/vesamount/article/details/865...

Xilinx的7系列FPGA和Zynq器件在片上集成了模数转换器和相关的片上传感器（内置温度传感器和功耗传感器），可在系统设计中免去外置的ADC器件，有力地提高了系统的集成度。在最近做的一个项目中，正好用到了这个XADC，既然要用到它，对它的一些基本了解还是要有的，下面给出了一些介绍XDAC的链接和官网的IP手册链接，由于本人比较赖，哈哈，网上有的东西在这里我就不多说了，大家自己点击链接去看看。...

转自https://blog.youkuaiyun.com/u014183456/article/details/766955271 FPGA官网===========================毫无疑问，FPGA的两大主力厂商的主页不容错过，所有资料都原滋原味，http://www.altera.com.cn/http://www.xilinx.com/，这个也可以由中文的，http://ch...

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今天在看这本书《VHDL数字电路设计教程》中第76页有写到如何避免使用全比较器，觉得可以记录下来，以后在写代码的时候可以借鉴。先来看一下这个例子：实现的是一个进行循环累加的模10计数器，代码如下：----------------------------LIBRARY ieeeUSE ieee.std_logic_1164.all----------------------------...

亚稳态的产生、危害以及避免：亚稳态主要发生在异步信号检测、跨时钟域信号传输、复位电路中； 破坏了系统的稳定性，引入毛刺、震荡、固定的电压错误，从而导致逻辑误判； 异步多拍处理（三级寄存器），FIFO异步缓存，异步复位同步释放当复位信号撤销时间在clk的Tsu和Th内的时候，亚稳态就随之产生...

https://wenku.baidu.com/view/cb1fe5c2cc175527062208a2.htmlhttps://blog.youkuaiyun.com/xiaoqingcaigege/article/details/85255386

以下链接为百度文库链接：没事的时候可以点击看看，学习学习https://wenku.baidu.com/view/e3623a60caaedd3383c4d3e2.html?sxts=1553240480225https://wenku.baidu.com/view/c018ee8da0116c175f0e48c7.html?rec_flag=default&sxts=155324...

XIlinx官网手册地址https://china.xilinx.com/support/documentation/ip_documentation/mig_7series/v4_2/ug586_7Series_MIS.pdf

关于Xilinx和Altera的选型，这个博主写的还是不错的啊，给个链接，多学习学习[https://blog.youkuaiyun.com/pieces_thinking/article/details/77430332]FPGA 主流芯片选型指导和命名规则（一）https://blog.youkuaiyun.com/pieces_thinking/article/details/77430533FPGA 主流芯片...

//// 数据提取模块// // 输入：// clk// rst_n// din[255:0]// offset[6:0]// 输出// dout[127:0]//// 要求：// 1. 要求根据偏移量offset，从din中提取出128bit到dout中。用伪代码表示如下：// dout = din[offset+128:off...

高云半导体官方网站 http://www.gowinsemi.com.cn1.GW2A 系列 FPGA 产品： GW2A-18， GW2A-55

参考的手册地址：a). Xilinx PCIe axi memory mapped手册地址链接：https://china.xilinx.com/support/documentation/ip_documentation/axi_pcie/v2_8/pg055-axi-bridge-pcie.pdfb). xapp1171文档PCI Express Endpoint-DMA Initiato...

参考的手册地址：a). Xilinx PCIe axi memory mapped手册地址链接：https://china.xilinx.com/support/documentation/ip_documentation/axi_pcie/v2_8/pg055-axi-bridge-pcie.pdfb). xapp1171文档PCI Express Endpoint-DMA Initiato...

xapp1171文档官方链接： https://www.xilinx.com/support/documentation/application_notes/xapp1171-pcie-central-dma-subsystem.pdf （PCI Express Endpoint-DMA Initiator Subsystem）xapp1171官方文档对应的Vivado工程链接：https:/...

该笔记为转载资料1.下面的来自原文链接：https://blog.youkuaiyun.com/jiuzhangzi/article/details/79471365（固件远程更新之STARTUPE2原语（fpga控制flash）） 有的项目需要远程更新固件，更新完成后断电、重启即可。那远程更新是如何实现的呢？用的最多的应该是以太网或者自定义的局域网为主，当然还可以使用pcie、串口之类的，像xilinx...

Xilinx官网链接：https://china.xilinx.com/support/documentation/ip_documentation/gtwizard/v2_6/ug769_gtwizard.pdf

前段时间在公司项目中调试了PCIE，正好做一个总结，那些介绍XDMA、PCIE之类的多余的东西网上能搜到很多，我这里就不多说。我写的只是自己的一些想法，以及自己的设计思路。同每一个刚开始调试PCIE的人一样，作为初学者大家都是先去网上搜集大量的资料学习，我也搜集了很多，看完之后其实还是有点泪崩，不知道怎么做。在Vivado的IP Catalog中我们可以看到有三个可用于PCIE控制的IP核...