【ysyx】verilator初使用 02

已于 2023-09-04 21:05:11 修改
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分类专栏： ysyx 文章标签： 学习
于 2023-09-04 20:20:18 首次发布
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本文链接：https://blog.youkuaiyun.com/Mr_robot714/article/details/132676805
本文详细介绍了如何使用Verilator工具在C++中进行电路模拟，涉及添加Verilator路径、创建`our.v`和`sim_main.cpp`示例，以及如何编译和运行双控开关模型。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

文章目录

使用verilator运行C++例子

① 为了能在verilator安装路径以外的地方运行，需要添加以下路径
在这里插入图片描述
VERILATOR_ROOT等号后面为自己的verilator的安装路径

② 在任意文件夹下创建两个文件our.v和sim_main.cpp
在这里插入图片描述
在这里插入图片描述
Vour.h对应的是our.v文件，包括第8行代码的Vour也是与our.v文件名相关

③命令行输入

verilator --c --exe --build -j 0 -Wall sim_main.cpp our.v

--c：获取C++的输出文件
--exe：使cpp文件能创建成可执行文件
--build：使verilator能够自动make
-j 0：创建线程
-Wall：警告功能使能

④ 运行完成后，会生成obj_dir文件
在这里插入图片描述
⑤运行obj_dir文件夹的Vour，终端输入以下指令

obj_dir/Vour

得到以下结果
在这里插入图片描述

使用verilator运行双控开关

①创建双控开关文件double_sw.v，module的名字一定要和文件名对应(这是容易踩坑的地方)
在这里插入图片描述
② 修改sim_main.cpp内容
在这里插入图片描述
蓝色部分是随机产生1bit的数，通过eval()函数更新电路状态

③ 输入执行命令

verilator --c --exe --build -j 0 -Wall sim_main.cpp double_sw.v

④ 会生成一个obj_dir文件夹，运行里面的Vdouble_sw文件
在这里插入图片描述

obj_dir/Vdouble_sw

⑤ 因为程序没有停止的函数，需要手动crtl+c停止

Verilator教程《一》
m0_51679724的博客
09-09 539
C obj_dir指的是工作目录，-f Valu.mk指我们所需要的makefile文件，生成的可执行文件为Valu，构建成功后，可以在obj_dir目录下看见Valu。首先，头文件中要包含<verilated.h>和<verilated_vcd_c.h>，这包含一些verilator的惯例以及将波形写入VCD文件中。这里的时间并不是指的一个时间的确定值，而是指时钟的翻转次数。例化我们转换的ALU模块。Valu___024unit.h是ALU类内部的头文件，它包含operation_t的类定义。
verilator初次使用
qq_47163558的博客
01-26 830
所以昨天完成verilator的安装之后今天就开始使用verilator完成ysyx任务，具体任务是根据如下博客进行的。随后跟着流程做一个cmake跑通verilator的文件CMakeLists.txt（这里对于文件名要求很高，只能是按照这个格式，否则会报错。随后就是tb文件，在verilator中，测试文件是以cpp的形式存在的。如果是较为简单的测试文件，他的形式是大体相近的。这上面是一个基本的DUT案例。在流程中，完成.v文件的编写后，要把.v文件进行由.v文件向cpp文件的转换，通过以下命令实现。
【ysyx】verilator安装与避坑 01
Mr_robot714的博客
09-01 695
多试几次就行，就是国内的网络连接github不太好连接，看运气。最后查看verilator的版本即可。涉及git的指令可能会出现两种错误。打开verilator官网的。按照红色框的代码直接输入就行。
Verilator命令行选项汇总-ysyx
2301_79922937的博客
02-14 499
官方手册参数页 -参数、命令、选项傻傻分不清楚<file.v> Verilog包、模块和顶层模块文件名<file.c/cc/cpp> 可选需要编译的C++文件<file.a/o/so> 可选需要链接的C++文件+1364-1995ext+<ext> 使用Verilog 1995标准并指定文件扩展名<ext>+1364-2001ext+<ext> 使用Verilog 2001标准并指定文件扩展名<ext>
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一名FPGA芯片设计爱好者的技术博客
11-10 9171
我是，一名FPGA爱好者，研究方向是FPGA架构探索和数字IC设计。欢迎来关注我的B站账号，我将定期更新IC设计教程。，
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首先呢，请根据官网指南安装好verilator+systemc环境 一、搭建环境 安装官网的包就可以了，然后教程走一遍文档里的3个案例 二、Verilator仿真器入门 | Hu's Blog（梯子） 帖子很有用，建议跟着编译命令一步一步走一遍， Vtop *top; // 模块的实例 vluint64_t main_time = 0; // 当前的仿真时间 // This is a 64-bit integer to reduce wrap over issues and // allow
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如果你的项目包含多个 Verilated 模块，并且你想要更细粒度的控制，可以完全通过 C++ 代码来生成波形。来启用波形输出，就像在任何 Verilog 仿真器中一样，尽管 Verilator 会忽略。选项传递给 Verilator 来启用波形生成。参见下一个问题，了解如何在 SystemC 模式下进行跟踪。如果你编写的是顶层 C 代码，调用。，则此操作已经为你完成。
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### YSYX PA1 技术文档概述 YSYX 是基于 RISC-V 架构的教学实验平台之一，通常用于高校计算机体系结构课程中的实践教学。PA1 主要涉及的内容是对指令集架构的理解与实现，具体来说是在 NEMU 平台上完成对 RISC-V 指令的支持。 #### 一、PA1 的核心目标 PA1 的主要目的是帮助学习者深入了解 RISC-V 指令集的工作机制，并通过实际编码来验证这些理论知识。这一步骤的重点在于实现一个能够解析和执行基本 RISC-V 指令的模拟器模块[^2]。 以下是 PA1 中可能涉及到的关键技术点： 1. **RISC-V 指令集支持** - 需要在现有框架下扩展对更多 RISC-V 指令的支持。 - 这些指令包括但不限于 `add`, `sub`, `lw`, 和 `sw` 等基础算术逻辑操作以及内存访问命令。 2. **寄存器文件设计** - 设计并实现通用目的寄存器 (General Purpose Registers)，这是 CPU 数据存储的核心组件。 - 寄存器应具备读写功能，并遵循 RISC-V 规范定义的行为模式。 3. **数据通路搭建** - 创建必要的硬件模型以表示 ALU（算数逻辑单元）、PC（程序计数器）以及其他控制信号路径。 - 正确连接各部件之间的交互关系，确保每条指令都能按预期顺序被执行。 4. **异常处理机制引入** - 添加初步错误检测能力，比如非法地址访问或者未定义的操作码识别等功能。 - 当遇到上述情况时，系统应当停止正常流程并向用户提供相应提示信息。 #### 二、开发环境设置建议 为了顺利完成 YSYX PA1 的任务，推荐按照如下方式配置工作区: - 使用 VMware 虚拟化软件安装 Ubuntu 20.04 LTS 版本操作系统作为主机运行环境； ```bash sudo apt update && sudo apt upgrade -y ``` - 下载最新版 NEMU 源代码仓库至本地目录： ```bash git clone https://github.com/njucourses/nemu.git cd nemu make ``` - 安装依赖项以便编译 C/C++ 文件及其他工具链资源包： ```bash sudo apt install build-essential cmake git libboost-all-dev python3-pip -y pip3 install --upgrade pip setuptools wheel ``` 以上步骤完成后即可进入正式编程环节开始挑战各项子课题啦！ ### 示例代码片段展示 下面给出一段简单的伪代码用来演示如何加载一条整型数值到指定位置处： ```c void load_word(int reg_num, uint32_t value){ /* 将value保存进编号为reg_num的目标寄存器 */ cpu.gpr[reg_num] = value; } ``` 此函数实现了向某个特定 GPR(Global Processor Register)赋值的功能，在后续复杂运算过程中会频繁调用此类基础服务例程。
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