【验证基础】sv中的约束使用

原创已于 2023-10-03 10:12:32 修改 · 2k 阅读

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#学习

于 2023-08-02 10:19:06 首次发布

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本文探讨了在IT技术中，如何使用soft约束实现参数的随机化过程，重点关注了权重分布的设定以及在burst操作之后随机number的顺序安排。

文章目录

权重分布
- soft
- 随机化的先后顺序

权重分布

dist可以在约束中产生随机数值的权重分布

:= 表示值范围内的每个值权重一样
(: /) 表示权重平均分到值范围内的每一个值

在这里插入图片描述

soft

soft关键字用于软约束。软约束是指参数在编译时可以有一个默认值，但在运行时可以通过实例化或命令行选项进行修改

随机化的先后顺序

添加下面这条语句，可以在随机化burst后再随机number

constraint cstr{
slove burst before number;
if (burst == 1)
number == 1
}

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SV随机和约束

2201_75756692的博客

06-06

102

随机化前的回调方法，常用于初始化或条件设置。随机化后的回调方法，常用于结果验证或后处理。使用->或if-else实现条件逻辑。临时附加约束，常用于随机函数调用时。全局随机化函数，可直接对变量操作。改变约束求解顺序以优化分布。通过概率分布控制值的选择。运行时启用/禁用特定约束。对动态或固定数组的约束。生成周期性的不重复随机值（类似洗牌）。返回1表示成功，0表示失败。定义随机变量的合法值范围。生成均匀分布的随机值，而。函数随机化对象中的所有。方法随机打乱数组顺序。关键字声明随机变量。

SV学习（9）——随机函数、数组约束、随机控制

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SV学习（9）——随机函数、数组约束、随机控制1. 随机函数2. 数组约束3. 随即控制 1. 随机函数 2. 数组约束 3. 随即控制

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SV随机约束编写案例

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数组 data 的大小必须是 4、8、16 或 32，并且数组元素的值与 addr 存在固定的偏移关系，每个元素的偏移量是 4 个字节。soft 关键字表明这些约束是软约束，系统会优先满足这些约束，但如果无法满足，则可以生成不满足约束的值，不会导致仿真错误。它表示数组 data 中的每个元素 data[i] 的值必须等于 addr 加上 i 左移两位的结果 (i

SV 6. 随机化

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1235

随着设计变得越来越大，要产生一个完整得激励集来测试设计的功能变得很困难。定向测试集，功能项之间得关系使大多数错误的来源。采用受约束的随机测试法（CRT）自动产生测试集。产生有效的激励，测试感兴趣的功能项。

SV语言部分（4）

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随机约束和分布的一些知识分享。

SV基础 | SV学习笔记（四）

叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。

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约束表达式的求解是有SV的约束求解器自动完成的。求解器能够选择满足约束的值，这个值是由SV的PRNG（伪随机数发生器）从一个初始值（seed）产生。只要改变种子的值，就可以改变CRT的行为。SV标准定义了表达式的含义以及产生的合法值，但没有规定求解器计算约束的准确顺序。也就是，不同仿真器对于同一个约束类和种子求解出的数值可能不同。什么可以被约束？SV只能随机化二值数据类型，但数据位可以是二值或四值的，所以无法随机出x值和z值，也无法随机出字符串。class date;

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随机约束随机变量与方法 rand,randc：对于randc来说，变量中有三个元素，那么经过三次随机化后变量会被遍历随机方法（参见随机函数）：virtual function int randomize()；randomize()方法是一个虚函数（注意由于class不再具有像module的端口，因此声明接口的指针是当作变量声明，在接口指针声明时必须加virtual否则会报错；注意只有定义了rand或者randc的变量才会随机化，randomize()随机化只会随机化()中的变量，如果（）中有变量，但

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SV理论知识五：随机和约束

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(2) 动态数组 : 可以使用 size()约束数组的大小，使用 sum()约束数组的和，使用 product()约束数组的积。与在类中定义约束，并且通过对象调用随机化函数 randomize() 相对的是，一些细碎的场景并不需要像类那么全面支持随机约束的方式，而是需要一种更简单的机制来随机化一些在类之外的变量。(2) 可以直接把数组当成一个集合，然后使用inside进行约束，注意，如果数组中某个元素出现多次，那么出现的概率是相同的，也就是说不管元素重复出现多少次，求解的概率都是一样的；

SV--随机约束（一）

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1.1随机的理解我们要随机什么? • 器件配置：通过寄存器和系统信号 • 环境配置：随机化验证环境，例如合理的时钟和外部反馈信号 • 原始输入数据：例如MCDF数据包的长度、带宽，数据间的顺序 • 延时：握手信号之间的时序关系，例如valid和ready,req和 ack之间的时序关系 • 协议异常：如果反馈信号给出异常，那么设计是否可以保持后续数据处理的稳定性呢？声明随机变量的类：随机化是为了产生更多可能的驱动，因此在软件世界"class"一侧的运用...

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随机约束和分布随机化就是为了能更好的测试，找到连自己都没想到的缺陷随机化是为了产生更多可能的驱动，在 Class 中使用在类中使用rand/randc表明随机属性，constraint约束一起声明，后期对象调用使用randomize 约束表达式由约束求解器完成，不同仿真器对于同一个约束和种子值求解出来的数值可能是不相同的 SV只能随机化2值数据类型，位可以是2位/4位，无法随机出X/Z以及字符串随机化采用受约束的随机测试法：CRT，自动产生测试机，定向测试集只需施加激励，而后人工检查输

SV语言-随机约束

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为什么随机？——为什么约束？——随机什么？——器件配置、环境配置、原始输入数据、协议异常、延时—— 表示每次随机化这个类时，该变量都会赋一个值 (放回)—— 表示周期随机性，即所有可能的值都赋值过后随机值才可能重复（cycle，不放回）rand和randc修饰类的成员变量——只有通过声明rand声明，并在后期通过对象调用randomize()函数才可以随机化变量；只要有一个变量随机化失败，参与此次随机化的所有变量都不会随机化。

SV 学习笔记（四）随机与约束

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SV中的随机化约束

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通过调整权重，然后进行永久循环随机，通过find_index with找到5，并且总的数组含量大于5的情况下在退出随机，否则就一直进行随机。（3）数组随机，在使用sum函数的时候一定要注意，为了避免上面两种情况，一定要县约束每个变量大致范围，在使用sum函数进行约束。拆分，需要随机的内容包含：（1）变量取值范围（2）变量和的范围（3）变量个数（4）数组中5的个数不超过10个。（1）后来的约束覆盖前者约束（2）子类约束覆盖父类约束（3）外部约束覆盖内部约束。（1）~（3）都可以设定一个变量，通过变量来约束。

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1.打开或关闭约束 1）p.constraint_mode(0)是关闭约束 2）p.constraint_mode(1)是打开约束 class Packet; rand int length; constraint c_short {length inside {[1:32]};} constraint c_long {length inside {[1000:1023]};} endclass Packet P; initial begin p = new(); //创建一个long p

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SV中约束的种类

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<think>首先，用户的问题是：“我想了解SystemVerilog中约束的种类请问SystemVerilog 约束类型有哪些”。这直接询问SystemVerilog中约束的类型。根据系统级指令，我需要： - 所有行内数学表达式使用$...$格式。 - 独立公式使用$$...$$格式并单独成段。 - 确保LaTeX语法正确。 - 使用中文回答。 - 生成相关问题。 - 在回答中引用的段落末尾自然地添加引用标识，例如[^1]。回答结构需要清晰，帮助用户逐步解决问题，并保证回答真实可靠。参考的引用内容： - 引用[1]：介绍了SystemVerilog的随机约束方法，用于将随机限制在空间内提高功能覆盖率。 - 引用[2]：讨论了SystemVerilog中的枚举类型。 - 引用[3]：比较了Verilog和SystemVerilog类的例化。 - 引用[4]：提到了SystemVerilog中随机化处理和约束的三种方式：$random()、std::randomize()、和randomize()。用户的问题是关于约束类型的，所以我需要专注于引用[1]和[4]，因为它们直接相关。在SystemVerilog中，约束是用于随机化的一部分，定义在类中，以限制随机变量的值。常见的约束类型包括： 1. 简单约束：基本的等式或不等式。 2. 范围约束：指定变量的范围。 3. 权重约束：使用dist关键字分配概率。 4. 条件约束：使用if-else或->操作符。 5. 迭代约束：在数组中使用foreach。 6. 唯一约束：使用unique关键字确保唯一性。 7. 约束块：多个约束组合。我应该列出并解释这些类型。回答结构： 1. 简要介绍SystemVerilog约束。 2. 列出并解释主要约束类型。 3. 提供示例代码（使用代码块）。 4. 自然地添加引用标识。 5. 最后，生成相关问题。使用中文回答。步骤： - 开头：确认问题并介绍主题。 - 主体：解释约束类型。 - 示例：给出一个简单的代码示例。 - 结尾：总结并生成相关问题。引用：由于引用[1]和[4]讨论随机约束，我可以在相关部分添加引用标识。例如，在介绍约束时引用[1]。生成相关问题： - 基于主题，如约束的应用、优化等。最终输出： - 回答部分。 - 相关问题部分。</think>### SystemVerilog 约束类型介绍在 SystemVerilog 中，约束（constraints）是随机化验证的核心机制，用于限制随机变量的取值范围，确保随机生成的测试场景符合设计要求，从而提高功能覆盖率[^1]。约束通常定义在类（class）中，通过 `randomize()` 函数调用，实现有针对性的随机化。约束类型多样，主要分为以下几种，我将逐一解释并给出示例代码。 #### 1. **简单约束（Simple Constraints）** 简单约束是最基础的类型，使用等式或不等式直接限制变量值。例如，约束变量在特定范围内： ```systemverilog class SimpleConstraint; rand int value; constraint c_value { value >= 10 && value <= 20; } // 约束value在10到20之间 endclass ``` 这里的 `rand` 关键字表示变量可随机化，约束 `c_value` 确保 `value` 在指定区间内。 #### 2. **权重约束（Weighted Constraints）** 权重约束使用 `dist` 关键字为不同值分配概率权重，实现非均匀随机分布。例如： ```systemverilog class WeightedConstraint; rand int mode; constraint c_mode_dist { mode dist { 0 := 40, 1 := 60 }; // 0的概率为40%，1的概率为60% } endclass ``` 这种约束常用于模拟真实场景中的概率分布，如错误注入测试。 #### 3. **条件约束（Conditional Constraints）** 条件约束通过 `if-else` 或 `->` 操作符实现动态约束，根据其他变量值调整约束条件。例如： ```systemverilog class ConditionalConstraint; rand bit enable; rand int data; constraint c_data { if (enable) data > 100; // 如果enable为1，则data大于100 else data == 0; // 否则data为0 } endclass ``` 这提高了约束的灵活性，适用于复杂状态机验证。 #### 4. **迭代约束（Iterative Constraints）** 迭代约束用于数组或集合，使用 `foreach` 循环为每个元素设置约束。例如： ```systemverilog class IterativeConstraint; rand int array[4]; constraint c_array { foreach (array[i]) array[i] < i * 10; // 每个元素小于索引值的10倍 } endclass ``` 这种类型在验证总线或存储器时非常有用。 #### 5. **唯一约束（Unique Constraints）** 唯一约束使用 `unique` 关键字确保一组变量值互不相同。例如： ```systemverilog class UniqueConstraint; rand int ids[3]; constraint c_unique { unique { ids }; // ids数组的三个元素值互不重复 } endclass ``` 适用于需要唯一标识符的测试场景，如地址分配。 #### 6. **约束块（Constraint Blocks）** 约束块允许将多个约束组合在一个块中，增强可读性和复用性。例如： ```systemverilog class ConstraintBlock; rand int x, y; constraint c_range { x inside {[1:10]}; y inside {[20:30]}; } // 组合约束 endclass ``` 约束块可以继承和重写，支持面向对象特性。 ### 关键点总结 - 约束在 SystemVerilog 中通过类定义，调用 `randomize()` 函数激活[^4]。 - 约束能显著提升验证效率，将随机化限制在有效空间内[^1]。 - 实际应用中，常结合其他特性如枚举类型（enum）增强可读性[^2]。