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RSS订阅原创 【zynq/pynq学习】pynq使用注意事项：web无法进入pynq地址192.168.2.99
比如说我的两个有线网卡，其中的拓展坞网卡之前已经被我配置过，设置了上面相同的配置步骤，所以会有提示框弹出。我进入拓展坞网卡里，将tcp/ipv4设置内容取消掉即可。则应当找到另一个网卡里的tcp/ipv4配置是否占用了当前的配置。我的连接方式：pynq通过网线与电脑网口相连接。若配置后提示弹出被占用，如下。
2025-03-21 16:08:16
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原创 【工具配置】Windows11通过ssh连接到VMware虚拟机（命令行，Moba，VScode）
输入你的虚拟机用户名和虚拟机ip地址：ssh xukun@192.168.217.128 -A（改为你自己的）。我们再次点击左下角，再点击Connect to Host，可以看到刚刚添加的虚拟机地址。点击配置SSH主机，我们可以更改刚刚命令所创建的虚拟机ip的ssh配置文件。点击第一个（我的用户名是xukun），也就是ssh xukun@192.168.217.128 -A 这里的名字。进入后可以看到，各个参数，我们修改Host，命名为方便区分的名字，我改为了Ubuntu 22.04。
2025-02-14 12:31:19
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原创 verilator手册中 9.1.10 How do I generate FST waveforms (traces) in C++ or SystemC?
FST 是 GTKWave 开发的一个跟踪文件格式。Verilator 提供了基本的 FST 支持。要以 FST 格式导出跟踪，向 Verilator 添加。目前，Verilator 不支持在同一仿真中同时使用 FST 和 VCD，但这种用法应该不太可能发生。然而，您可以在 C++ 主循环中使用。来选择编译时使用 VCD 或 FST 格式。参考手册9.1.8的代码可以很轻松的完成。这与上面的 VCD 示例类似。
2025-02-11 15:14:11
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原创 verilator手册中 9.1.9 How do I generate waveforms (traces) in SystemC?
Pass the option to Verilator, and in your top-level , call:Then you may use and to enable traces, as with any Verilog simulator; see the non-SystemC example in .This will trace only the module containing the .Alternatively, you may create a trace pure
2025-02-11 14:40:33
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原创 verilator手册中 9.1.8 How do I generate waveforms (traces) in C++?
如果你的项目包含多个 Verilated 模块，并且你想要更细粒度的控制，可以完全通过 C++ 代码来生成波形。来启用波形输出，就像在任何 Verilog 仿真器中一样，尽管 Verilator 会忽略。选项传递给 Verilator 来启用波形生成。参见下一个问题，了解如何在 SystemC 模式下进行跟踪。如果你编写的是顶层 C 代码，调用。，则此操作已经为你完成。
2025-02-11 14:28:33
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原创 verilator使用记录
Verilog 文件(our.v) ↓解析和静态检查↓编译生成 C++ 仿真代码(Vour.cpp, Vour.h) ↓用户测试程序(sim_main.cpp) 与C++ 仿真代码(Vour.cpp, Vour.h) ↓编译↓链接↓构建↓生成可执行文件(obj_dir/Vour)运行 obj_dir/Vour 后，模拟 Verilog 模块的行为，输出仿真结果（如 Hello World）。
2025-01-15 21:00:16
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原创 时序电路的时间参数及其约束
1]Jan M.Rabaey.数字集成电路——电路、系统与设计.第二版.周润德.北京:电子工业出版社,2017:215-247,216。建立时间（tsetup简写为tsu）：在时钟翻转（如正边沿触发器为0到1翻转）之前数据输入（D）必须有效的时间；维持时间（thould简写为th）：在时钟边沿之后数据输入必须仍然有效的时间；最小延时（tcd）：也称污染延时（contamination delay）；组合逻辑最坏情况下的传播延时（tplogic）;寄存器最坏情况下的传播延时（tc-q）；
2024-09-28 17:57:28
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原创 FPGA学习：Quartus中错误、警告信息汇总
其中，第4，5行执行语句相同，quartus就会警告。原因：输入信号pix_y没有被调用，若确实没有使用可忽略此报错信息。错误原因：tb_rs232.v(32)处的关键字task拼错。原因：输入信号rx没有被调用，若确实没有使用可忽略此报错信息。1.Quartus中：Warning (21074)常见错误场景：复制粘贴类似代码时，一些变量名称没改。3.Quartus中：Warning (21074)警告：设计中的10个输入引脚信号没有驱动逻辑。警告：设计中的1个输入引脚信号没有驱动逻辑。
2024-09-28 17:55:20
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原创 cadence入门学习记录
分析：警告的内容表明了重复定义了XuKun_Lib这个库，我在解决方法：将/home/IC目录下的cds.lib文件中的第四行DEFINE XuKun_Lib /home/IC/XuKun_Prj_File/XuKun_Lib删除，警告消失。
2024-09-28 17:53:58
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原创 FPGA跨时钟域信号处理之亚稳态问题
FPGA跨时钟域信号处理之亚稳态问题学习笔记跨时钟域会导致“亚稳态”的问题，信号的上升沿和下降沿并不是瞬间被拉高或拉低的，而是有一个倾斜变化的过程。振荡时间 Tmet 是受到很多因素影响的，所以 Tmet 时间有长有短。当然有人会问到第二级寄存器的 Tmet2 的持续时间会不会继续延长到大于一个采样周期？这种情况虽然会存在，但是其概 率是极小的，寄存器本身就有减小 Tmet 时间让数据快速稳定的作用。单比特信号从慢速时钟域同步到快速时钟域需要使用打两拍的方式消除亚稳态。第一级寄存器产生亚稳态并经过
2022-04-18 21:07:12
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原创 FPGA学习记录：第28章 VGA显示器驱动设计与验证
硬件平台：Cyclone IV E EP4CE10F17C8开发平台：Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 SP 1 SJ Full Version开发板：野火征途pro实验项目：vga_colorbar实验模块：vga_ctrl学习心得：1.简单驱动设计的流程与方法2.各驱动模块之前的时序匹配。3.模块之间有闭环，牵一发而动全身，所以在分别设计各个模块时要尽量考虑全面。4.assign语句中的三目运算符 Z = M ?
2022-04-11 20:54:22
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原创 FPGA问题记录之：Warning (13024): Output pins are stuck at VCC or GND
FPGA问题记录之：Warning (13024): Output pins are stuck at VCC or GNDWarning (21074): Design contains 16 input pin(s) that do not drive logic硬件平台：Cyclone IV E EP4CE10F17C8开发平台：Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 SP 1 SJ Full Version实验项目：vga
2022-04-09 23:56:47
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原创 arduino-esp32-cam环境配置和例程使用
一.硬件准备1.aithinker esp32-cam模块一个：2.usb转串口模块：比如ch340,cp2102等等。3.杜邦线若干。二.硬件连接U0R，U0T分别连接串口的TXD，RXD；GND，5V对应连接（请保证模块输入电源至少5V 2A,否则图片会有几率出现水纹）；下载程序时，将GPIO0接低电平，由于GPIO0连接摄像头XCLK,下载完成后使用时请把IO0悬空，请勿接高低电平。三.软件准备1.arduino安装包获取方法一最简单，方法一如果无法使用，可选择方法二、三。方
2020-05-29 15:36:04
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空空如也
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