【数字IC刷题】华为海思数字IC笔试题（10）详细解析版

单选

1. 在Verlog HDL中对于initial语句，说法错误的是（）

A. 在仿真过程中只执行一次
B. 可用于给实际电路赋初值
C. 在模拟的0 时刻开始执行
D. 多个 initial 块并行执行

答案：B
解析：
initial用于TestBench仿真赋值，无法用于实际电路赋值。
多个initial块在0时刻开始并行执行，只执行1次，且各自独立。
多个always多次执行。

此处需要说明：
对于FPGA，有些编译器是能够综合initial的，且在initial中给寄存器赋的初值，确实能够在实际电路中工作，下载到FPGA上是对的。对于 ASIC 设计中，initial不可综合。所以这里还是选了B，但是存疑。

2. 关于FPGA，哪个说法不正确？【Slice】【分布式RAM】【DSP】

关于FPGA，哪个说法不正确
【A】SLICEM不能用作分布式RAM
【B】分布式RAM不能用作真双端口RAM
【C】SLICE是Xilinx FPGA内部可编程资源的名称
【D】DSP可以用作加法用途

答案：A

解析：
A：Xilinx 的 7 系列 FPGA 内部有 CLB 可编程配置块（Configuration Logic Block），每个 CLB 里有 2 个 Slice。Slice 有 2种，一种是 SliceL（Logic逻辑），一种是