文章目录
- 单选
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- 1. 在Verlog HDL中对于initial语句，说法错误的是（）
- 2. 关于FPGA，哪个说法不正确？【Slice】【分布式RAM】【DSP】
- 3. 一个八位二进制减法计数器，初始状态为00000000，问经过268个输入脉冲后，此计数器的状态为（）【计数器】【减法计数器】【二进制减法】
- 4．当一根导线上的部分信号能量传输到相邻导线上时就出现了（）的情形？【扇出fanout】【互调干扰】【串扰】【耦合】
- 5. A='b0001，那么~A=（）？【按位取反】【逻辑取反】
- 6. 已知信号f(t)的频带宽度为带塔w，则f(3t-2)的频带宽度为（）
- 7. 对于 D 触发器，若现态Qn=0，要使词条Qn+1=0，则输入D为（）？
- 8. 下列关于译码器描述错误的是（）
- 9. 在何种输入情况下，”与非“运算的结果是逻辑0？
- 10. 异步控制信号在有效的时钟沿到达之前必须保持稳定的最短时间是指（）
- 11. Verilog中的标识符可以是任意一组字母、数字和_（下划线）的组合，单标识符的第一个字符不能是（）
- 12. 判断以下哪个电路不是时序逻辑电路（）
- 13. 二输入与非门当输入变化为（）时，输出可能有竞争风险
- 14. 在设计一个15进制的计数器时，则至少需要（）bits的状态变量？
- 15. a=1'b1，b=5'h10，那么{a, b} = ？
- 16. 多数时序问题，归根结底是（）
- 17. 下列表达式逻辑关系错误的是（）
- 18. 在时序电路的状态转换表中，若状态数N=3，在状态变量数最少为（）
- 19. 下列几种 TTL 电路中，输出端可实现线与功能的门电路是（）
- 21. 十进制46.25对应的二进制表达式为（）
- 22. 对于Intel（Altera）的FPGA，下面哪一个等级速率最快（）
- 23. 集成运算放大器的一个结构特点是采用差动放大输入级，其目的是为了（）
- 24.下面哪项措施无法降低CMOS集成电路的功耗？
- 25.在时序电路中，时钟频率为100M，计数器位宽为3bit，那么计数器的翻转周期是（）ns？
- 26. H和X分别别是哪种逻辑状态？（VHDL、Verilog）
- 27. K=M&N，如果M为‘x’态，那么K=？
- 28. 属于组合逻辑的电路是（）
- 29. {3{4'b1011}} = （）
- 30. 加减、积分、微分、乘除等模拟运算电路要求集成运放工作在（）状态
- 31. 在Verilog HDL中，下面哪个是在RTL代码中不可以直接使用的运算符（）
- 32. 关于时序电路，以下说法错误的是（）
- 33．n变量的逻辑最小项有（）项
- 34. 若一模拟信号为带限，且对其抽样满足奈奎斯特条件，则只要将抽烟信号通过（）即可完全不失真恢复原信号
- 35. 15位二进制数100111001110010，用10进制表示是（）
- 36. 连续周期信号f(t)的频谱特点是（）
- 37. 卡诺图上变量的取值顺序是采用（）
- 38. FPGA器件实现逻辑运算的基本原理是（）
- 39. -55用8bit二进制补码表示为（）
- 40．带符号数的9位二进制数110000000表示（）
- 多选
- 参考
单选
1. 在Verlog HDL中对于initial语句，说法错误的是（）
A. 在仿真过程中只执行一次
B. 可用于给实际电路赋初值
C. 在模拟的0 时刻开始执行
D. 多个 initial 块并行执行
答案：B
解析：
initial用于TestBench仿真赋值，无法用于实际电路赋值。
多个initial块在0时刻开始并行执行，只执行1次，且各自独立。
多个always多次执行。
此处需要说明：
对于FPGA，有些编译器是能够综合initial的，且在initial中给寄存器赋的初值，确实能够在实际电路中工作，下载到FPGA上是对的。对于 ASIC 设计中，initial不可综合。所以这里还是选了B，但是存疑。
2. 关于FPGA，哪个说法不正确？【Slice】【分布式RAM】【DSP】
关于FPGA，哪个说法不正确
【A】SLICEM不能用作分布式RAM
【B】分布式RAM不能用作真双端口RAM
【C】SLICE是Xilinx FPGA内部可编程资源的名称
【D
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