数字 IC 技能拓展（33）基于 Verilog 的 TestBench 怎么写（代码与注释）

正文

        这是基于 Verilog 的 TestBench 测试文件编写指南，包含了全部的代码与注释。

`define DATAWIDTH 8
/*
`define
作用：宏定义，用一个标识符(即名字)代表一个字符串；
形式: `define 标识符(宏名) 字符串(宏内容)
*/
`timescale 1 ps/ 1 ps
/*
`timescale
作用：用于仿真程序中时间单位和仿真精度；
*/
module LPL_Sobel_vlg_tst();

reg eachvec;
reg clk_i;
reg iStart;
reg rst_n;
reg  [DATAWIDTH-1:0] iData;                                            
wire [DATAWIDTH-1:0]  oData;
wire oStart;
wire [9:0]data121;
                        
LPL_Sobel TB(  

	.clk_i(clk_i),    //时钟
	.rst_n(rst_n)     //复位
	.iData(iData),    //输入数据
	.iStart(iStart),  //输入开始控制信号
	.oData(oData),    //输出数据
	.oStart(oStart),  //输出开始控制信号
	.dat