IC学习笔记：01.Verilog Testbench

一、概述

1.1、什么是Testbench

Testbench是测试平台，如下图所示。

 这个平台的作用就是产生测试激励给待测的设计DUV（Design Under Verification）。灌激励的时候可以写入预期值，检查被灌激励后的DUV的输出是否与预期值一致，从而实现验证RTL设计功能的目的。

1.2、Testbench的六功能以及四要素

六功能

①产生激励：Generate stimulus；
②将激励输入到待测设计：DUV-Design Under Verification）；
③产生预期响应：Generate Expectation；
④获取响应：Caputure response；
⑤检查响应的正确性：Check the response for correctness；
⑥根据验证目标评估验证进度：Measure the progress against the overall verification goals。

四要素

①灌激励：产生输入信号给RTL文件；
②做预期：产生预期结果；
③收集响应：收集输出结果，实例化&