基于 Verilog 的经典数字电路设计(4)编码器
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引言
在近代战争中,军事信息传递,例如通过发电报的方式,电报信息难免被敌方截获,而我们又不得不通过发电报传输信息(哟,都近代了,就别飞鸽传书了),所以发送方需要对信息进行加密,也就是编码,然后以一种双方事先沟通好的编码方式(密码本就是这样来的),在接收方再进行反编码,也就是解码,这样,即使信息被截获了,短时间内也难以被破解;这就是编码器的重要性。
编码器的逻辑功能就是将多输入的每一个高、低电平信号转为一个对应的二进制代码,它分为普通编码器和优先编码器。对于普通编码器,任何时刻只允许输入一个编码信号,否则输出将发生混乱。
🌏 一、普通编码器的 Verilog 代码实现和 RTL 电路实现
module Encoders(
input wire [7:0] d, // 输入信号_未编码
output reg