基于 Verilog 的经典数字电路设计（3）选择器

基于 Verilog 的经典数字电路设计（3）选择器

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• 引言
• 🌏 一、2 选 1 数据选择器的 Verilog 代码实现和 RTL 电路实现
• 🌏 一、4 选 1 数据选择器的 Verilog 代码实现和 RTL 电路实现
• 总结

引言

  在数字信号的传输过程中，有时需要从一组输入数据中选出某一个来，比如输入有 “A、B、C、D” 四个数据，那么我们想要哪个字母输出，就可以设置哪个字母输出，这里的设置，即所谓的 “选择开关” ；又或者，你可以理解为多个通道输入到单个通道的输出；于是，数据选择器（Data Selector）或多路开关（Multiplexer）的逻辑电路便应运而生。

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🌏 一、2 选 1 数据选择器的 Verilog 代码实现和 RTL 电路实现

module Multiplexer(
    input wire a, // 输入数据信号
    input wire b, // 输入数据信号
    input wire sel, //&n