FPGA project ： clock

原创 已于 2023-09-05 13:08:22 修改 · 86 阅读 · 0 ·
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#fpga开发

于 2023-09-05 11:54:51 首次发布
本文详细描述了一个模块化设计，对data_gen模块进行了修改，用于生成实时的数字时钟，包括秒、分钟和小时的计数，以及相应的输出信号如数据、点数、符号和段启用。

在seg_595 基础上，更改data_gen模块，的数字时钟。

module data_gen
#(
    parameter MAX_1S    = 26'd49_999_999 ,
              NINE      = 4'd9           ,
              FIVE      = 4'd5           
)(
    input           wire                sys_clk     ,
    input           wire                sys_rst_n   ,

    output          reg     [19:00]     data        ,
    output          wire    [05:00]     point       ,
    output          wire                sign        ,
    output          reg                 seg_en
);

    // reg signal define 
    reg     [25:00]     cnt_1s     ;
    reg                 add_flag   ;
    reg     [03:00]     sec_g      ;
    reg     [03:00]     sec_s      ;
    reg     [03:00]     min_g      ;
    reg     [03:00]     min_s      ;
    reg     [03:00]     hou_g      ;
    reg     [03:00]     hou_s      ;
    reg     [19:00]     data_time  ;

    // [25:00]     cnt_1s     ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            cnt_1s <= 26'd0 ;
        end else begin
            if(cnt_1s == MAX_1S) begin
                cnt_1s <= 26'd0 ;
            end else begin
                cnt_1s <= cnt_1s + 1'b1 ;
            end
        end
    end
    //             add_flag    ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            add_flag <= 1'b0 ;
        end else begin
            if(cnt_1s == ( MAX_1S - 1'b1) ) begin
                add_flag <= 1'b1;
            end else begin
                add_flag <= 1'b0 ;
            end
        end
    end
    // [03:00]     sec_g      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            sec_g <= 4'd0 ;
        end else begin
            if(add_flag) begin
                if(sec_g == NINE) begin
                    sec_g <= 4'd0 ;
                end else begin
                    sec_g <= sec_g + 1'b1 ;
                end
            end else begin
                sec_g <= sec_g ;
            end
        end
    end
    // [03:00]     sec_s      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            sec_s <= 4'd0 ;
        end else begin
            if(add_flag && ( sec_g == NINE) ) begin
                if(sec_s == FIVE) begin
                    sec_s <= 4'd0 ;
                end else begin
                    sec_s <= sec_s + 1'b1 ;
                end
            end else begin
                sec_s <= sec_s ;
            end
        end
    end
    // [03:00]     min_g      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            min_g <= 4'b0 ;
        end else begin
            if(add_flag && (sec_g == NINE) && (sec_s == FIVE)) begin
                if(min_g == NINE) begin
                    min_g <= 4'd0 ;
                end else begin
                    min_g <= min_g + 1'b1 ;
                end
            end else begin
                min_g <= min_g ;
            end
        end
    end
    // [03:00]     min_s      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            min_s <= 4'd0 ;
        end else begin
            if(add_flag && (sec_g == NINE) && (sec_s == FIVE) && (min_g == NINE)) begin
                if(min_s == FIVE) begin
                    min_s <= 4'd0 ;
                end else begin
                    min_s <= min_s + 1'b1 ;
                end
            end else begin
                min_s <= min_s ;
            end
        end
    end
    // [03:00]     hou_g      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            hou_g <= 4'd0 ;
        end else begin
            if(add_flag && (sec_g == NINE) && (sec_s == FIVE) && (min_g == NINE) && (min_s == FIVE)) begin
                if( ((hou_s == 4'd2) && (hou_g == 4'd3)) || (hou_s != 4'd2) && (hou_g == NINE) ) begin
                    hou_g <= 4'd0 ;
                end else begin
                    hou_g <= hou_g + 1'b1 ;
                end
            end else begin
                hou_g <= hou_g ;
            end
        end
    end
    // [03:00]     hou_s      ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            hou_s <= 4'd0 ;
        end else begin
            if(hou_s == 4'd2) begin
                if(add_flag && (sec_g == NINE) && (sec_s == FIVE) && (min_g == NINE) && (min_s == FIVE) && (hou_g == 4'd3)) begin
                    hou_s <= 4'd0 ;
                end else begin
                    hou_s <= hou_s ;
                end
            end else begin
                if(add_flag && (sec_g == NINE) && (sec_s == FIVE) && (min_g == NINE) && (min_s == FIVE) && (hou_g == NINE)) begin
                    hou_s <= hou_s +1'b1 ;
                end else begin
                    hou_s <= hou_s ;
                end
            end
            
        end
    end
    // [19:00]     data_time  ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            data_time <= 20'd0 ;
        end else begin
            data_time <= sec_g + sec_s * 10 + min_g * 100 + min_s * 1000 + hou_g * 1000_0 + hou_s * 1000_00 ;
        end
    end
    // output 
    // data
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            data <= 20'd0 ;
        end else begin
            data <= data_time ;
        end
    end
    // point
    assign point = 6'b001010 ;
    // sign
    assign sign  = 1'b0 ;
    // seg_en
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            seg_en <= 1'b0 ;
        end else begin
            seg_en <= 1'b1 ;
        end
    end


endmodule

`timescale 1ns/1ns
module test_data_gen();
    reg                 sys_clk     ;
    reg                 sys_rst_n   ;

    wire    [19:00]     data        ;
    wire    [05:00]     point       ;
    wire                sign        ;
    wire                seg_en      ;


data_gen
#(
    .MAX_1S                 ( 23'd5         ),
    .NINE                   ( 4'd9          ),
    .FIVE                   ( 4'd5          )         
)
data_gen_insert
(
    .sys_clk                ( sys_clk     ) ,
    .sys_rst_n              ( sys_rst_n   ) ,

    .data                   ( data        ) ,
    .point                  ( point       ) ,
    .sign                   ( sign        ) ,
    .seg_en                 ( seg_en      )
);
  
    parameter CYCLE = 20 ;

    initial begin
        sys_clk    = 1'b1 ;
        sys_rst_n <= 1'b0 ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( 210 )          ;
        sys_rst_n <= 1'b0 ;
        #( 10 )           ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( CYCLE * 1000 ) ;
        $stop ;
    end

    always #( CYCLE / 2 ) sys_clk = ~sys_clk ;

endmodule

核桃_warrior
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FPGA project ： flash_erasure
Meng_long2022的博客
10-10 522
公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据。先往板子上固化一个流水灯程序，也就是把生成的.jic文件，写进flash。spi通讯协议有四种模式：模式0和模式3，从设备在sck上升沿采样。重启开发板，流水灯正常工作，说明程序写进了flash。模式0和模式1，在cs_n==1时，sck==0。模式2和模式3，在cs_n==1时，sck==1。，串行外围设备接口）通讯协议，是。模式1和模式2在时钟下降沿采样。比较常用的就是模式0和模式3。
FPGA project ：HDMI
Meng_long2022的博客
10-02 593
1在本实验与官方的编码模块代码，那么在通过功能方正，验证自己编写的编码模块代码是否正确时，可以把官方的模块例化进工程，然后仿真对比波形是否一致，即可判断自己编写的代码是否正确。先不要着急看去检查哪些信号会直接影响这个输出信号赋值，因为前面的一些信号，会间接影响输出信号赋值。1注意数据与解析数据的信号（比如传入的数据中0或者1的个数），要在时序上与数据进行对齐。那么此时应该先检查一些直接受输入信号影响的信号，是否正确，是否和官方给的代码波形一致；3实在检查不出来，看看自己的代码和官方的代码编写的差在哪里。
FPGA project : clock_key
Meng_long2022的博客
09-05 104
在clock基础上，增加按键控制功能。 主要修改 data_gen 模块。 module data_gen #( parameter MAX_1S = 26'd49_999_999 , NINE = 4'd9 , FIVE = 4'd5 )( input wire sys_clk ,
FPGA project : fifo_sum
Meng_long2022的博客
10-06 412
第一行存进fifo1，第二行存进fifo2.当输入第三行第一个数据的时候，从fifo1和ffo2中读数据，并于当前输入数据相加，并输出结果与标志信号。2，数据与标志信号在设计的时候，要注意时序上的对齐。这种小工程，仿真时，时序没问题没问题，上板子后出错，我觉得应该不是时序上的问题（亚稳态）。3，大于2的数字，尽量用参数parameter定义。1，这个fifo，读写信号同时拉高，我进行功能仿真时，它是写满后，同时拉高，讲写不尽数据。所以我设计的时序图，fifo1和fifo2都是先读出数据，然后再写数据。
FPGA project ： rom_vga_jump
Meng_long2022的博客
09-24 415
只有vga_pix 模块代码与rom_vga不同，所以只上传了这个模块的代码与仿真代码。
FPGA project ：dds
Meng_long2022的博客
09-16 480
【代码】FPGA project ：dds。
FPGA project ： flash_read
Meng_long2022的博客
10-13 661
接收数据：比如接收8bit的串行数据，通过miso传递。1，先接收高位。那么通过data保存miso传递的数据，把串行数据，转换为并行数据。有两种常用写法：或者或者：写一个cnt_bit,记录保存到第几bit。2,先接收低位。
FPGA project : sobel
Meng_long2022的博客
10-09 394
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FPGA project ： example_ram
Meng_long2022的博客
09-09 209
其他模块代码同example_rom。
584505859clock_project_clock_
09-30
标题中的“584505859clock_project_clock_”似乎是一个项目编号或标识符，结合描述“Digital Clock project VHDL”，我们可以推断这是一个使用VHDL编程语言实现的数字时钟项目。VHDL是硬件描述语言（HDL）之一，广泛...
用LaTeX优化FPGA开发：结合符号计算与Vivado工具链（二）
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08-08 954
本文介绍了如何利用LaTeX与SymPy符号计算库优化FPGA开发流程。主要内容包括：SymPy的基本安装与使用，该系统可与LaTeX无缝集成生成数学公式；符号计算在FPGA开发中的关键应用，如算法推导优化、有限状态机设计、纠错码生成和数学变换推导；以及如何将SymPy计算结果导出为LaTeX格式，便于文档编写。通过结合符号计算与Vivado工具链，可显著提升FPGA开发效率，实现从理论推导到硬件实现的完整流程。
【FPGA】:fpga和matlab联合仿真
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/ 90us对应的时钟周期数 (90,000ns / 20ns)// 状态机：0=空闲，1=脉冲输出。// 90us = 90,000ns = 4500个时钟周期 (20ns * 4500 = 90us)input wire [4:0] delaycount, // 延时计数（0-31）// 时钟周期20ns。// 基本延时90us。.delaycount(5'd10), // 10倍延时 = 900us。· 90us对应的时钟周期数：90,000ns / 20ns = 4500个周期。
FPGA的新一代调试验证工具：forgedaX软件使用指南
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复及科技的博客
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用自动化的“笨”软件，让数据可见，为工程师搭建数字逻辑世界与芯片真实物理世界快速沟通的桥梁，不只是提升设计生产力。
基于米尔 MYD-YM90X 开发板的项目测评与技术分享
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