Verilog语法之函数function的讲解

本文介绍了Verilog语言中函数和任务的使用,包括它们的定义格式、调用方式以及区别。着重讲述了数据大小端转换函数和常数函数的概念,以及自动分配内存空间的automatic函数。

function讲解:

在verilog语言中,函数与任务是可综合的。

可以用function与task,将重复性的行为级设计(就是rtl描述)进行提取,并在多个地方调用,来避免重复代码的多次编写,可使代码更加的简洁易懂。

函数特点说明:

  1. 函数只能在模块内部,任意位置,定义与使用。作用范围也仅限于此模块;
  2. 不能有任何延迟,时序或者时序逻辑控制;
  3. 至少有一个输入变量;
  4. 只有一个返回值,没有输出;
  5. 不能含有非阻塞赋值语句;
  6. 函数可以调用其他函数,不能调用任务。

函数定义格式:

 

  //  定义格式:

    function [range-1:0]    function_id         ;   // 没有输出但是有一个返回值,就是这个函数名称(function_id),range 定义位宽。

                         
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