夏凉秋落-优快云博客

转载 set_input_delay

三、参考资料。

2023-06-26 23:32:33 459

转载 [vivado]FPGA管脚约束问题导致生成bit时报错如何在不重新Implentation情况下生成bit？

在FPGA开发中，我们经常遇到因为管脚忘记约束，导致最后生成bit的时候报错。

2023-06-23 10:38:00 1735 1

转载【vivado】Xilinx FPGA的 XDC约束中加入注释，为什么会导致该约束失效？

在Vivado工程的调试中，xdc文件指定管脚后，我们偶尔会临时修改管脚位置，但之前的位置信息还想保留在xdc中，因此很多工程师就会选择将之前的管脚信息注释在修改位置的后面。比如下面的工程中，rxd_pin的位置本来是F25，我们需要临时改成E17，同时把F25注释到后面，表明这个位置之前是F25。首先大家需要知道的一点是，xdc里面的语句都是tcl脚本，所以语法也都是tcl的语法，如果语法错误，那xdc里面的内容也不会生效。再重新综合，打开管脚页面，可以看到，并没有任何错误和警告。

2023-06-23 10:18:54 996

转载【vivado】CLOCK_DEDICATED_ROUTE

7系列FPGA里，每一个时钟区域对应一个CMT（clock management tile），CMT由1个MMCM（mixed-mode clockmanager）和1个PLL（phase-locked loop）组成，如下图所示为其输入/输出连接图。MMCM、PLL的功能可以总结为3点：（1）频率综合：将外部输入的固定频率时钟调理成多路不同频率的时钟（2）去抖动（3）去偏斜（4）相位操作咱们这里强调下，7系列FPGA里的PLL只是MMCM的功能子集。

2023-06-23 00:48:20 4287

转载如何在vivado中一次性锁定指定模块的全部布局布线

此命令的详细解释在 UG835 的 P059。

2023-06-18 16:29:55 1608

转载 vivado中生成edf网表文件并使用

参考资料。

2023-04-22 16:09:42 1717

原创 matlab：产生脉冲波

【代码】matlab：产生脉冲波。

2023-03-18 12:10:42 8603

原创雷达的分辨率

随心笔记

2022-08-06 22:08:35 1286

原创【FPGA】：ip核-----CIC滤波器

vivado CIC IP核的使用

2022-07-17 17:32:51 5673

转载采样率和信噪比之间的关系

采样率、信噪比、

2022-07-16 22:36:09 6148 1

原创【FPGA】：ip核---fifo

fifo

2022-07-08 22:20:36 2094 2

转载【FPGA】：ip核---ram

ram

2022-07-08 22:10:22 264

转载【FPGA】：乒乓操作

乒乓操作

2022-07-08 22:07:32 268

原创【FPGA】：Axi quad spi

spi

2022-06-27 22:47:00 7592 3

原创【FPGA】：软核程序的下载

软核固化或者debug

2022-06-27 21:22:23 1123

原创【FPGA】：AXI GPIO IP核

AXI GPIO IP核

2022-06-27 20:51:05 2237

原创【FPGA】：ip核----cordic

cordic ip核的使用

2022-06-04 10:04:43 10202 4

原创【FPGA】：跨时钟域分析

文章目录三、参考资料三、参考资料信号跨时钟域处理_《硬件架构的艺术》（基础概念）深入跨时钟域（转自公众号芯片验证工程师）（基础概念）

2022-05-15 18:22:02 2143 2

原创【FPGA】：ip核----ram based shift register

文章目录三、 ram based shift register3.1 概述3.2 端口说明3.3 ip核的生成3.4 代码的生成3.5 仿真结果三、 ram based shift register3.1 概述顾名思义，对输入的数据进行移位3.2 端口说明3.3 ip核的生成（1）configuration 选项的配置（本次width选1，depth选8）（2）初始化相关的参数（3）输出选项卡的配置3.4 代码的生成`timescale 1ns / 1ps//////

2022-04-30 17:12:21 7772 5

原创【FPGA】：ip核----fft

文章目录三、参考资料三、参考资料VivadoXilinxFFTIP核v9.0使用详解（附仿真实例)Vivado IP核：FFT实验基于VIVADO 2015.4 的FFT IP核仿真Vivado2017.4上实现FFT，使用FFT IP核

2022-04-16 22:52:15 10737 7

原创【FPGA】: ip核——Fir滤波器

文章目录三、参考资料三、参考资料使用vivado建立FIRip核使用Vivado FIR滤波器IP核实现FPGA数字信号处理（五）Vivado FIR IP核实现Vivado Fir Ip核动态更改滤波器系数MATLAB-Vivado FIR IP核低通滤波Verilog学习笔记（三）vivado FIR IP核设置基于vivado的fir ip核的重采样设计与实现matlab与FPGA无线通信、FPGA数字信号处理系列（2）——Vivado调用IP核设计FIR滤波器....

2022-04-10 17:28:29 8411

原创【matlab】iir滤波器

文章目录三. 参考资料三. 参考资料IIR滤波器设计（调用MATLAB IIR函数来实现）

2022-04-04 14:02:00 14053

原创【matlab】：FFT相关的问题

文章目录1、 fft中的幅度2 、参考文献1、 fft中的幅度下面为具体的fft程序，程序中更通用的是对于非直流成分的fft的幅度值function fft_plot(y,fs,s_name) L_i = length(y)*100; s_i_fft = fft(y,L_i); s_i_fftshfit = fftshift(s_i_fft); P = abs(s_i_fftshfit/length(y))*2; %对于非直流分量或者0来说是除以N乘以2,对于直流

2022-04-03 22:46:06 1286

转载【FPGA】fir滤波器-半带滤波器

参考资料：【1】FPGA信号处理系列文章——FIR半带抽取滤波器【2】MATLAB生成FPGA COE文件之XILINX FPGA滤波器系数【3】fdatool工具箱设计FIR数字滤波器

2022-04-03 19:40:59 9328

原创【FPGA】:fpga和matlab联合仿真

文章目录一、 matlab端的操作1.1 matlab读入数据1.2 matlab保存数据二、 modelsim端的操作（verilog）2.1 modelsim的读入2.2 modelsim的输出一、 matlab端的操作1.1 matlab读入数据file_name ：txt的文件名file_path：文件存放发热路径以下代码为，txt文本中为三列，同时读出三列%% matlab读取modelsim产生的文件、clear all;clc;file_name = 'data_out_1'

2022-04-03 13:20:09 3596

转载【FPGA】：ad采样问题

参考资料：【1】低频能不能采到高频？采样定理指导硬件设计

2022-03-25 22:58:01 893

原创【FPGA】vivado和modelsim联合仿真

参考资料：【1】Vivado 2019.01与Modelsim 10.07的联合仿真【2】vidado 2019.2与modelsim2019.2的安装、破解、联合仿真配置【3】Mentor Graphics ModelSim 2019.2 64位英文版安装教程【4】vivado与modelsim的联合仿真【5】vivado2018.3 与 modelsim联合仿真...

2022-03-20 11:14:34 1646

转载【FPGA】：ise生成mcs文件以及烧写过程

参考资料【1】用JTAG将mcs文件烧写到flash中

2022-03-20 10:45:17 3460

转载【FPGA】：ise和modelsim联合仿真

参考资料：【1】Xilinx ISE如何调用Modelsim进行联合仿真

2022-03-20 10:14:58 753

转载【FPGA】：matlab生成coe文件

深度为4096，位宽为81. 正余弦%% sin-cos wave data write in coe fileclear all ;clc ;N = 4096 ;y = zeros(N , 1) ;for i = 1:1:N x = i ; %y(i,1) = ceil( 127*sin(x*2*pi/N) ) + 127 ; y(i,1) = ceil( 127*cos(x*2*pi/N) ) + 127 ;end plot(y);hold on;fi

2022-03-19 23:56:15 15324 3

转载【FPGA】： vivado中程序的固化(包含sdk)

参考资料【1】xilinx FPGA 固化代码流程

2022-03-02 00:19:25 2287

转载【FPGA】：MicroBlaze的使用

参考资料：1 Xilinx Vivado2020.2创建MicroBlaze工程生成xsa文件2 Xilinx Vitis 2020.2运行C语言程序(hello world)

2022-02-27 16:23:35 10842

转载【FPGA】：ip核--XADC

参考资料：【1】XILINX 7系列FPGA内置ADC XADC获取模拟信号【2】【正点原子FPGA连载】第七章XADC实验–摘自达芬奇之Microblaze 开发指南

2022-02-19 00:03:11 3253

转载【FPGA】：ip核--DDR3

参考资料Xilinx FPGA平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了

2022-02-18 23:53:34 301

转载【FPGA】：ip核--ibert

参考资料：【1】FPGA—7系列之IBERT_GTX内外环测试【2】利用 IBERT 进行 GTX 信号眼图测试【3】怎么使用IBERT？【4】ibert测试说明一、概述 IBERT（集成误码率测试仪）是xilinx为7系列FPGA GTX收发器设计的，用于评估和监控GTX收发器。IBERT包括在FPGA逻辑中实现的模式生成器和检查器，以及对端口的访问和GTX收发器的动态重新配置端口属性，还包括通信逻辑

2022-01-23 19:41:13 13250 2

转载【FPGA】：ip核-DDS

参考资料:VIVADO中DDS IP核的简介、配置及其仿真Xilinx Vivado DDS IP核设计实例 vivado DDS IP核参数设置和仿真Vivado DDS IP核使用和仿真（一、单通道信号发生器)Vivado DDS IP核使用和仿真（二、多通道信号发生器）vivado dds Compiler v6.0 学习笔记...

2022-01-22 16:56:07 768

原创【FPGA】：ip核--Divider(除法器)

文章目录二、 Divider(除法器)2.1 概述2.2 端口说明2.3 ip核的生成2.4 测试代码2.5 仿真结果2.6 参考资料二、 Divider(除法器)2.1 概述除法器顾名思义，用来做除法运算。2.2 端口说明2.3 ip核的生成（1）在ip catalog里面选择Divders(2)channel setting,具体如下所述：Algorithm type: 选择不同的算法模式，其中Radix2为常用的模式（位宽12到16时优先考虑），LutMult当时数较小的

2022-01-16 16:22:29 13446

原创【FPGA】：ip核---乘法器（multiplier）

一、 Multiplier1.1 概述乘法器顾名思义，用来做乘法运算。1.2 端口说明1.2 ip核的生成（1）在ip catalog里面选择multiplier(2)basic的具体配置以及含义如下：（3）output and control的配置如下：1.3代码实现主程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;-- Uncomment the following library declaration if using

2022-01-16 12:10:07 20742

转载【FPGA】：ip核--rapid io

参考资料：【高速接口-RapidIO】1、RapidIO协议概述【高速接口-RapidIO】2、RapidIO串行物理层的包与控制符号【高速接口-RapidIO】3、RapidIO串行物理层的包传输过程【高速接口-RapidIO】4、Xilinx RapidIO核详解【高速接口-RapidIO】5、Xilinx RapidIO核例子工程源码分析【高速接口-RapidIO】6、Xilinx RapidIO核仿真与包时序分析...

2022-01-09 19:55:27 1521

原创信号处理：＜三＞ DFT和FFT

信号处理：<一> DFT和FFT DFT，即离散傅里叶变化，是傅里叶变换在时域和频域上都呈离散的形式，将信号的时域采样变换为其DTFT的频域采样。1、 DFT数学表达式X[k]=∑n=0Nx[n]WNkn=∑n=0Nx[n]e−j2πknNX[k] = \sum\limits_{n = 0}^N {x[n]} W_N^{kn} = \sum\limits_{n = 0}^N {x[n]} {e^{ - j\frac{{2\pi k{\rm{n}}}}{N}}}X[k]=n=0∑Nx

2022-01-03 08:39:55 5202 2

空空如也

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