RFSOC27DR/47DR的以太网射频卡

原创 于 2025-08-13 14:20:31 发布 · 357 阅读 · 0 ·
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#RFSoC #ZU27DR #ZU47DR

基千Xilinx Zynq UltraScale+ RFSoC主芯片（内部已集成高速ADC和DAC)的高性能板卡，尺寸为167mm *253mm。板卡最大提供8个9.8GSPS 14位DA输出通道与8个SGSPS 14位ADC输入通道。板卡支持外部Sync同步信号输入，外部Refclk参考时钟输入和2个外部Trig触发信号输入，可以完成多板卡同步输入 同步输出和同步采祥功能。除此之外，还提供一个FMC插座，提供PL侧GPIO和PS侧GTR的扩展功能。

网络侧最高支持2路100GbE以太网接口，支持拆分为8x25GbE, 为板卡提供了大带宽的数据
传输。RFSoC PL侧支持2GB DDR4 SDRAM, PS侧支持4GB DDR4 SDRAM。面板侧除100GbE以太网外还提供一个10/100/1000MBASET以太网接口和一个Type-C调试串口。板卡可以从Micro-SD卡启动 QSPI Flash启动 eMMC启动或者由JTAG仿真器动态加载Bit文件件启动。

FPGA_ADDA
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璞致fpga Zynq UltraScale Plus RFSoC PZ-ZU47DR 核心板与开发板用户手册
hongying321的博客
08-15 2185
摘要：本文详细介绍了Xilinx Zynq UltraScale+ RFSoC系列芯片及其开发板PZ-ZU47DR的核心特性与应用。RFSoC集成了射频前端、ADC/DAC、处理器和FPGA，具有高集成度、高性能、可编程和低功耗优势，适用于5G通信、雷达和卫星通信等领域。开发板采用XCZU47DR主控芯片，配备8GB DDR4、32GB eMMC和8通道高速ADC/DAC（5GSPS/9.85GSPS）。核心板通过高速连接器与底板连接，支持多种外设接口如USB3.0、千兆以太网、QSFP28等。文章还详细说
RFSOC XCZU47DR开发技术
Aaron1588的博客
09-29 685
RFSOC开发板 XCZU47DR开发板，射频直采，软件无线电，采集回放设备，采集存储设备
RFSOC27DR/47DR 8收8发 双路100G光纤 6U VPX板卡
FPGA_ADDA的博客
11-25 1803
RFSOC27DR/47DR 8收8发 双路100G光纤 6U VPX数据采集卡是我公司推出的一款高性能射频信号采集与处理板卡。该板卡基于 Xilinx 公司 RFSOC 系列芯片，最大提供 8 个 9.8GSPS 14 位 DAC 输出通道与 8 个5GSPS 14 位ADC 输入通道。
产品记录：RFSoC 47DR板卡优势解析：射频与数字融合的创新实践
ZXBCK_Simon3的博客
03-14 1633
低成本RFSoC 47DR数字阵列板卡
软件无线电射频数据采集 Zynq UltraScale+ RFSoC 方案测试平台 XCZU47DR
FPGA_ADDA的博客
11-18 2354
采用 Zynq UltraScale+ RFSoC Gen3 系列 XCZU47DR FPGA 芯片，集成射频直接采样数据转换器、FPGA 逻辑、完整的 ARM 处理器子系统和高速收发器。 支持 8 路 14bit RF-ADC，最大采样率可达 5GSPS，8 路 14bit RF-DAC，最高采样率可达 9.85GSPS，射频输入输出频率响应全面支持 6GHz 以下频段。
RFSOC27/47DR-8通道ADC + 8通道DAC+多路光纤6U VPX卡
FPGA_ADDA的博客
10-14 793
RFSOC27/47DR-8通道ADC + 8通道DAC+多路光纤6U VPX卡
RFSOC-47DR开发板（PZ-ZU47DR-KFB）震撼来袭！开启射频技术新时代
hongying321的博客
07-18 719
RFSOC-47DR是一款高性能射频开发板，采用XCZU47DR FPGA芯片，集成8路14bit RF-ADC(5GSPS)/DAC(9.85GSPS)，支持5GHz以下频段。配备Arm Cortex-A53/R5处理器、12GB DDR4内存，提供100G/10G光纤、USB3.0等丰富接口，适用于5G、雷达、卫星通信等场景。核心板尺寸90x85mm，通过240Pin连接器扩展功能，具备高速PCIE3.0和GTY/GTR接口。由璞致电子研发，专注于软件无线电和高速信号处理解决方案。
赛灵思 XCZU47DR-2FFVE1156I XilinxFPGA Zynq UltraScale+ RFSoC 高速直接射频采
2403_90082736的博客
03-08 3112
赛灵思 Xilinx XCZU47DR-2FFVE1156I  Zynq UltraScale+ RFSoC 存储配置：外置 DDR4（4GB）、eMMC（32GB 可扩展至 128GB），以及 FPGA 内置 8GB HBM（带宽 460GB/s）， （射频片上系统）专为高性能信号处理与射频集成设计，广泛应用于通信、直接射频采样：集成高性能 ADC（5.0 GSPS）和 DAC（9.85 GSPS），支持 6GHz 以下频段 的直接射频信号处理，高速运动控制：通过 ARM 实时核（Cortex-R5）
南京芯麒电子-基于ZU47DR的高性能PCIE数据采集卡
m0_63776781的博客
01-15 928
该平台搭载有16nm工艺的Zynq UltraScale+ RFSoC系列主器件ZU47DR,该器件集成数千兆采样RF数据转换器和ARM® Cortex®-A53处理子系统和UltraScale+可编程逻辑，是一款单芯片自适应射频平台。PCIe板卡金手指可以提供75W电力，不需要额外接辅助电源；PCIe金手指，支持PCIe x16配置，兼容PCIe x8，PCIe x4配置；主芯片启动的SD卡，可以通过模式选择切换；供电：PCIE或12V供电；主芯片PS外挂的DDR4；主芯片PL外挂的DDR4；
产品推荐 | 基于 Zynq UltraScale+的FACE-RFSOC-A高性能自适应射频开发平台
dpwkj的博客
04-22 1257
FACE-RFSOC-A自适应射频开发平台，是FACE系列新一代的产品。平台搭载有16nm工艺的Zynq® UltraScale+™ RFSoC系列主器件。该器件集成数千兆采样RF数据转换器和ARM® Cortex®-A53处理子系统和UltraScale+可编程逻辑，是一款单芯片自适应射频平台。
xilinx rfsoc zu47dr
07-06
此外，官方还提供了详细的《Xilinx RFSoC ZU47DR 使用指南》[^4]，涵盖芯片配置、时钟管理、电源设计、射频接口调试等内容。 #### 应用场景 - **通信系统**：5G 基带处理、毫米波通信前端 - **雷达系统**：MIMO ...
285个地级市邻接矩阵、经济地理矩阵等8个矩阵数据（2003-2023年）
11-25
01、数据简介 共八个矩阵，各类矩阵通过量化空间关系，为区域政策制定（如交通规划、产业布局）和学术研究（如空间溢出效应、区域收敛）提供关键工具，需根据研究目标灵活选择或组合使用。 数据名称：285个地级市邻接矩阵、经济地理矩阵等8个矩阵数据 数据年份：2003-2023年 参考文献：邵帅,李欣,曹建华,杨莉莉.中国雾霾污染治理的经济政策选择——基于空间溢出效应的视角[J].经济研究,2016,51(09):73-88. 02、相关数据 地级市人均GDP、空间邻接矩阵、空间经济距离矩阵（GDP）、空间地理距离矩阵（经纬度）、空间地理距离倒数平方矩阵（经纬度）、经济地理权重矩阵（GDP和经纬度）、经济地理嵌套矩阵（GDP和经纬度）、空间经济矩阵（非对称）、空间经济地理矩阵（非对称）、纬度、经度、距离
【影视数据分析】基于C++的多维度可视化系统设计：实现高效实时数据处理与交互式决策支持 项目介绍 基于C++的影视数据可视化系统设计和实现的详细项目实例（含模型描述及部分示例代码）
最新发布
11-25
内容概要：本文详细介绍了一个基于C++的影视数据可视化系统的设计与实现，旨在应对影视行业海量、多源数据带来的分析挑战。系统利用C++的高性能优势，实现了大规模数据的高效处理与实时更新，支持多维度数据分析，涵盖票房、用户评价、社交媒体热度等，并通过柱状图、折线图、热力图、词云等多种可视化方式直观展示数据。项目强调用户友好的界面设计、跨平台兼容性、可扩展性与可定制性，结合创新的交互设计，提升用户体验与决策效率。系统不仅服务于影视创作者和营销团队，也为行业数字化转型和创新发展提供数据驱动的支持。; 适合人群：具备一定C++编程基础，从事数据分析、可视化开发或影视行业技术研究的研发人员、软件工程师及高校学生。; 使用场景及目标：①学习如何利用C++构建高性能数据可视化系统；②掌握多源数据融合、实时处理与图形渲染的技术方案；③为影视项目提供数据支持，优化内容创作与市场策略； 阅读建议：建议结合文中提到的模型设计与示例代码进行实践，重点关注数据处理流程、可视化模块实现及系统架构设计，同时可联系作者获取完整代码与GUI资源以加深理解。
CSS插入图片方法[可运行源码]
11-25
本文详细介绍了在CSS中插入图片的多种方法，包括使用background-image属性和background简写属性。通过设置不同的背景属性值，如background-color、background-position、background-size等，可以灵活控制背景图片的显示效果。文章还提供了具体的HTML示例代码，展示了如何在实际项目中应用这些属性。此外，还解释了背景图像默认位于元素左上角并在水平和垂直方向上重复的特性，以及如何通过background-repeat属性调整平铺方式。
jQuery与HTML设置只读/禁用属性[项目代码]
11-25
本文详细介绍了在jQuery和HTML中如何设置和移除表单元素的只读（readonly）和禁用（disabled）属性。在jQuery部分，通过attr()和removeAttr()方法演示了属性的动态操作，并对比了readonly与disabled的区别：disabled会阻止元素获取焦点且表单提交时排除该字段，而readonly仅限制编辑但仍可聚焦和提交。HTML部分列举了三种实现方式（onfocus=this.blur()、readonly、disabled），并附代码示例说明其视觉效果及交互差异（如灰色显示、Tab键切换等）。最后指出两者可结合使用，并补充了CSS屏蔽输入的技巧。
SQL编码规范指南[项目源码]
11-25
本文详细介绍了SQL编码规范的重要性及其具体实施方法。规范化的SQL代码能显著提升可读性、便于问题定位和团队协作。文章强调了大小写的正确使用、单引号与双引号的应用场景、缩进对齐原则、禁止使用SELECT *操作、注释的添加规范以及子句的排版规则等关键点。此外，还提供了表别名的命名建议、字段逗号放置位置等实用技巧，旨在帮助开发者编写清晰、整齐、结构化的SQL代码，从而提升编程效率和代码质量。
Layui输入事件监听[代码]
11-25
本文详细介绍了Layui框架中各种表单元素的输入事件监听方法，包括单选框、复选框、下拉菜单、输入框内容变动以及提交按钮的监听。通过示例代码展示了如何实时获取用户输入的值、监听表单元素的变化以及处理提交事件。此外，还提供了带注释的代码片段，帮助开发者理解每个事件监听器的具体功能和用法。这些方法可以广泛应用于表单验证、动态数据更新等场景，提升用户交互体验。
UAC-BOF-Bonanza[项目源码]
11-25
UAC-BOF-Bonanza is a GitHub repository that compiles various UAC (User Account Control) bypass techniques, weaponized as Beacon Object Files (BOFs). The project includes a module for the Havoc C2 Framework and extension.json files for Sliver C2, enabling users to leverage these bypass methods in red team operations. Techniques include exploiting elevated COM objects, registry modifications, DLL hijacking, and SSPI token forgery. The repository provides detailed usage instructions, OpSec considerations, and credits to original researchers. All bypasses were tested on Windows 10 and 11, though they may be detected by SOCs and EDR solutions. The project is licensed under GPL-3.0 and includes standalone implementations for each bypass.
【2025年10月最新优化算法】混沌增强领导者黏菌算法（Matlab代码实现）
11-25
【2025年10月最新优化算法】混沌增强领导者黏菌算法（Matlab代码实现）内容概要：本文档介绍了2025年10月最新提出的混沌增强领导者黏菌算法（Matlab代码实现），属于智能优化算法领域的一项前沿研究。该算法结合混沌机制与黏菌优化算法，通过引入领导者策略提升搜索效率和全局寻优能力，适用于复杂工程优化问题的求解。文档不仅提供完整的Matlab实现代码，还涵盖了算法原理、性能验证及与其他优化算法的对比分析，体现了较强的科研复现性和应用拓展性。此外，文中列举了大量相关科研方向和技术应用场景，展示其在微电网调度、路径规划、图像处理、信号分析、电力系统优化等多个领域的广泛应用潜力。; 适合人群：具备一定编程基础和优化理论知识，从事科研工作的研究生、博士生及高校教师，尤其是关注智能优化算法及其在工程领域应用的研发人员；熟悉Matlab编程环境者更佳。; 使用场景及目标：①用于解决复杂的连续空间优化问题，如函数优化、参数辨识、工程设计等；②作为新型元启发式算法的学习与教学案例；③支持高水平论文复现与算法改进创新，推动在微电网、无人机路径规划、电力系统等实际系统中的集成应用； 其他说明：资源包含完整Matlab代码和复现指导，建议结合具体应用场景进行调试与拓展，鼓励在此基础上开展算法融合与性能优化研究。
vivado2023.1可以开发rfsoc 27dr吗？
07-19
Vivado 2023.1 支持 Xilinx RFSoC 27DR 的开发。作为 Zynq UltraScale+ RFSoC 系列的一部分，RFSoC 27DR 在 Vivado 工具链中得到了完整支持，包括器件数据库、IP 核、时序模型及综合实现流程。用户可以在 Vivado 2023.1 中创建工程、选择该型号并进行系统级设计集成与硬件开发流程。 在系统设计方面，用户可以通过 Vivado IP Integrator（IPI）集成 RFSoC 相关的 IP 模块，例如 ADC/DAC 接口、时钟管理模块以及处理系统（PS）与可编程逻辑（PL）之间的连接配置。此外，该版本提供了完整的时序分析支持，确保设计满足高速 RF 应用中的严格时序要求。 Vivado 2023.1 还支持与 Vitis 工具链的协同开发，用户可以利用 Vitis HLS 将高级语言代码转换为适用于 RFSoC PL 部分的硬件加速模块，从而提升开发效率。同时，该版本支持生成用于嵌入式软件开发的硬件平台，便于在 RFSoC 的 PS 端运行 Linux 系统，如通过 Petalinux 构建软件栈[^1]。 尽管 Vivado 2023.1 提供了上述全面支持，但需要注意的是某些高级功能（如 Power Design Manager 的增强分析能力）仅在后续版本（如 Vivado 2024.1）中引入。对于 RFSoC 27DR 的基本开发需求，Vivado 2023.1 是完全适用的。 ### 示例代码：Tcl 脚本创建 RFSoC 27DR 工程 以下是一个使用 Tcl 脚本在 Vivado 2023.1 中创建针对 RFSoC 27DR 的工程示例： ```tcl # 创建新工程 create_project rfsoc_27dr_project ./rfsoc_27dr_project -part xczu27dr-ffvg1517-2-e # 设置工程属性 set_property target_device xc7z020clg400-1 [current_project] # 创建设计模块 create_bd_design "design_1" # 添加 Zynq UltraScale+ RFSoC 处理系统 IP create_bd_cell -type ip -vlnv xilinx.com:ip:zynq_ultra_ps_e:3.3 zynq_ultra_ps_e_0 # 配置处理系统 apply_board_connection -board_con zcu1285 -ip_name zynq_ultra_ps_e_0 # 保存设计并生成比特流 save_bd_design generate_target all [get_files ./rfsoc_27dr_project.srcs/sources_1/bd/design_1/design_1.bd] ``` ### 总结 Vivado 2023.1 完全支持 Xilinx RFSoC 27DR 的开发，涵盖从系统设计、IP 集成、时序约束到硬件实现的全流程。虽然部分高级功能尚未在该版本中提供，但其核心功能足以满足 RFSoC 27DR 的开发需求。
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